supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
  d8 u% M. p1 r) P: JI/O device clamp ESD need to consider only tyigger voltage
. X. c" A: f7 H4 j- h) P
請問這是為什麼?有誰願意解釋一下
6 g8 P8 y/ Y% S7 l% S- Z感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
再請教一下
假如已經有對VSS與VDD的ESD 保護電路
5 h5 e& v: H  r; F  G, T$ ^: `還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
, f" e+ ~) k" R0 ^- r; g裡做這個 device??
- H, [9 i& h% }2 I' A5 C$ c: |; T( h
% A6 l6 f, a9 e1 B/ N曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
9 e3 E) j4 P, l% V可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
) b: S( y; _5 i. fpower clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
9 E5 T0 @, N6 s+ I! n1 X一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..

. w7 S0 \6 q2 S) |# S寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
2 `/ L7 F6 H. x& t3 }0 `  Nfoundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
: t, u8 y5 Y4 A; P+ ^( ?; O* G經過你的解釋總算比較清楚~~
! c* ]7 b" A# T/ z感恩~~

% R0 M" T. c& x7 `/ L

如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?
0 T& H5 M" t6 h/ W$ }2 P$ A
. s' Z, v  ?# d) s1) Local cell (PDIO + NDIO) + RC trigger clamp
5 \% Y1 E$ B" }) Z  J1 D$ V2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
$ l7 ^! e0 w. p9 K6 v* r9 {" X& Q3) Purely GGNMOS

" y. w& j8 `) Y$ c% e5 z* G8 a) n$ qFor RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
RC設計大於 100ns 小於 1us 即可
4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
5 n( n7 V6 l' |foundry的guideline基本上是1000um放一個,
2 F1 U# M# g- o9 X1 ~7 n# C實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
$ `. k7 U7 Z1 `而更先進的製程進一步規定需小於1 Ohm.

2 u% I( y8 U+ o8 S' ^* u这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
, [) I: c1 b+ x% z( l2 o看是哪一家製程
7 L* l% c& {  m" ~/ SRC設計大於 100ns 小於 1us 即可
& l$ T+ V# }/ C/ v+ |. B) k& R, n4kV 的話  NMOS 要化大一些

0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
# D/ w, t% y( D* a& l: C# i/ wLayout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！