在Layout時最花時間的工作是....

jauylmz

這些問題會隨著 "資歷" 和 "工作分配" 而有所不同，希望各位回答時可以說 小小說明一下。為什麼!!

wlyi0928

我個人的感覺呢...這些工作當然必定隨著資歷和工作分配而有所不同,成正相關的啦!
每一項都有每一項花時間的地方, 全部加起來就等於, Layout是個很花時間的工作,
( [8 N2 G! l* N7 D而我想大家應該都能贊同這一點吧!!
: Y0 o' o/ B, t1 v3 L, Y1 x$ x做元件當然花時間, 若是每次畫的製程不同, 那每次我可能都需要去讀design rule去把我要的元件依照rule做出來.
! G, P9 X* @  q# o: x8 Q/ Y5 _( M如果很不幸的今天我遇到的是我用一個不同的製程沒做過的元件, 可能我連該元件的組成是什麼都還不清楚,
; I: a- j: @) ~那我可能得從根本的地方找起, 例如有哪些layer應該來組成該元件...等等的東西吧...
5 S* N4 r# u/ H% yplacement的話呢, 其實跟拉線, 整合, 和溝通都很有關係, 當然這些事情也都很花時間的.
! j* D  o1 e0 v; o. X: I& W; k跟designer溝通, 可能這個是designer想要的, 可是因為某些理由我們不能這麼做;
在整合的時候才發現這個東西怎麼當初沒想到...所以可能要回去改些什麼的...
在拉線的時候發現...我在排的時候怎麼疏忽掉這個東西以致於拉線很難拉,
" O5 H- [3 _# C' |或者拉出來的performance不好...等等的事情.
所以老實說, 沒有周詳的計畫過, 真的很難順利的把整個做好,
9 \( ~9 d3 \1 c7 V+ W  e- I- v5 F但是要如何才能做到周詳的計畫呢? 真的很困難耶...
6 l5 L: r6 x- x& l: F2 n( j或許DRC已經算是裡面比較好的一項了,
; X; ~$ I9 {% u, Q但是LVS有時候的確很令人頭痛!!尤其是power/ground short的情況...@@
最後是改圖...基本上改圖不見得比重新畫容易...
1 I9 j& T( x5 i3 z5 I受到的限制更多, 要花的腦筋更多, 所以要花的時間可能也更多!!
: @7 W) v9 Z4 c6 Y1 y但要是元件尺寸縮小的話, 或許會比較好一點點...不過...看情況吧,
不是每次都能遇到改小不改大的囉!!
1 F" D& M: z1 `& n1 t( x
* Q4 d& v% G) {) s% P* C& Q小小淺見, 請路過先進指導!!
6 I5 l; z$ U0 U1 f* P! O感激不盡!!

keeperv

元件 Device creation
: s2 T: L* u/ m1 R' [" K( y基本上都是叫出來用可以了(如果CAD夠強的話 )，除了少數特殊規格需要手動畫
但是並不會佔用太多時間。
0 n/ v, m# W& H3 _: l4 o排列 Placement
+ c; I* @, R9 Q# N" D8 ~6 ySUB BLOCK一般都還OK，因為擺法通常都不會有太大的差異
拉線 Wiring
8 B+ L, k* N, o- }Placement做的好，拉線就比較輕鬆，除非digital線太多
) B2 L5 s7 G: x$ H; HAPR又不幫忙，時常弄得頭昏眼花
DRC debug
6 P) d# n" S/ n在layout的時候就應該要避免這樣的問題
( j; P( t/ l7 |! c  n" T" |) r  eLVS debug
+ ^' m$ `3 ?5 u0 z+ J# m( L, L. ?; z若使用Turbo VLE或新版Laker在佈局中就可以及早發現LVS的問題
當然有時還是會有一些LVS的問題，不過並不會花太多時間
比較有趣的是，有些老手在layout驗證過後，會把hierarchy給炸掉
# r- Y. }# E: g; A當有一天你要RE-LAYOUT的時候，TOP先來個LVS驗證OK
: U& C' d8 e" A! S! |8 w8 X7 H進去要改電路，結果sub circuit都找不到
+ P! A$ a/ {3 m) z+ Q9 t整合 Chip Integration
0 u$ s! Q8 {. h' R- f如果整顆CHIP都是自己來那問題比較少，因為自己做的最清楚
一般若是好幾個人一起來，那真的要好好溝通
要是最後兜不起來就慘了:o
溝通 communication
! r5 `! o3 V* n: ^- @8 k非常重要
改圖 Re-layout
2 f1 a* ]6 V9 MLAYOUT心中永遠的痛

& y+ L2 [0 I% D8 Q( `9 E7 A6 Q以上...報告完畢

jauylmz

Dear 版主大大

這個調查可以請您幫忙 "置頂" 一下 讓更多人都可以加入這調查。

polymer

各位大大好
  B# ]- K# O+ Q; Q0 i8 R我覺得在Layout時最花時間的工作是....
$ `7 t- X# l: ]0 Z$ E5 ?就如同keeperv大大 , 所列出來的事項 ,
: |0 X, k6 w/ O$ i+ F4 M幾乎每個環節都很耗時並且耗工...

majorjan

我個人是認為"排列 Placement"這部份是最花時間
而且是一定要花時間去plan每個block
- g- K+ U6 q9 ?: ~* b若能排得順, 相對拉線少、拉線距離短、面積使用就少
而且和designer之間的溝通更是不能少
designer要的是什麼?、其最初的整體規劃為何?..都得在case開始溝通好
, E0 A. {  t/ E7 Z不然, 到最後只會變成忙盲茫...

jauylmz

在下的小小看法
      
* t! y( L4 q4 S# T$ Z0 O1. Device Create 已經有很多東西可以加速，如 Mcell or Pcell 所以問題不大，有問題的情況可能是畫 "特殊" 的 Device 不熟才會花時間。
% F$ A" z( E' K4 \
2. DRC / LVS 只要作的夠久，除錯速度一般都ok ，只是LVS 常常是被 Designer 給的 netlist & schematic mismatch 搞到很不爽。

. _! R5 t- M( B3.這個改圖的心情，就像是懶床，很想繼續睡，又不得不起床上班!  很想不要改圖，又不能不改。
; \+ e( L4 m& L, v: V% [
4. 拉線，目前好像還沒有很特別的改善，沒辨法太自動。------>好累喔
- C3 r5 R; e& X7 D
5. Placement ，就好像新房子的裝潢一樣要先作好 Floor Plan 再來慢慢排，好的Placement 就像 上面majorjan 說的
& w& s% x" \: K# n8 A' a  _0 _   <<若能排得順, 相對拉線少、拉線距離短、面積使用就少>>
9 S% W3 x/ f5 B1 ~5 [: o. p    做不好的話，可能後頭線拉不出來或是不好拉時，說不定因此又要重新再排過一次。
9 E1 k, D4 }4 K   所以 這真的是要小心。

heavy91

那我這位路過的版主可不可以問一下.....
9 ^; V" e1 r3 e; C6 c2 \2 b( k5 J
那一般而言大家覺得，哪家的產品，你們會覺得在 LAYOUT上的時間最短啊....

就只是覺得而已啦....或是時間上最長的也可以...
7 [# u, y8 a' O* i; M' v$ E
  A. f6 g9 a0 O要不要也順便分享一下LAYOUT時候的甘苦談啊~~~~

jauylmz

就目前二大主流來說 看來是要這樣比
Laker L1   V.S   Virtuso L     
Laker L2,L3   V.S   Virtuso XL   
Laker DDL   V.S   Virtuso GXL

: V4 [" l9 l0 s# H才分的出來。因為各有好壞吧
# n8 M! \7 j& ~: Y% o# Z; o
, H' f+ u6 F& W1 k[ 本帖最後由 jauylmz 於 2007-6-21 05:41 PM 編輯 ]

Oo海闊天空oO

我個人認為是排列最為麻煩....
以 Virtuso 為例子...
排列的位置不但決定面積的大小...
3 Q5 r3 G3 ?" y  n- t- O  O, v& U更會影響到拉線的方便性...
以經驗來講...資歷夠久的人..
8 b2 a" y, S2 j% [# e9 c4 ]- Q可以在排列的同時就想到接下來拉線的方便性..
若排列已經出來了~~接下來的拉線就不會是多大的問題..
因此個人的意見...就是排列最需要花時間

reincarnate

我覺得一開始在 做DEVICE 跟 placement 可能會比較花時間吧
3 G6 d& X9 z$ T+ p
像是一開始在做DEVICE..如果有舊的電路可以參考
1 f& f( {1 T# l) K9 s
. o% ?5 _5 R/ `4 R6 q甚至可以直接套用 那當然是省事的多

否則 還是一個個去建 感覺滿麻煩的^^"

  S# l0 q1 V; T/ j2 ]! ]而 元件排列這方面...

考慮到 拉線的便利性 面積大小 以及 電路特性等等問題

5 B# G! a4 W# B% x: I要是電路看不多 經驗有點不足
# a5 P8 A$ [6 C" L& J/ x: H" K. e
* A7 q7 E* k( j2 ^3 ^$ i1 x在排列元件上 或許會比較花腦筋吧~

lli3793

元件有 pcell, 連綫有 line, 就是劃 well，最讓人頭疼
有沒有什麽好的辦法？

superfool

我是剛入行的新手，還不太了解這些具體的東西
希望能跟各位大大多學習學習

yuching67

剛入門時我覺得排列零件是最頭痛的
$ @' M* T4 J0 R0 \但日積月累後會漸漸順手,之後所遇的問題
) J6 E4 X* Z- p- k會因產品不同lay法也不同,現在的產品變成是
2 j( a; c( g+ X4 j4 y+ l拉線是的的惡夢啦...

skeepy

個人覺得的是排列,從block內的device排列就可以
看出這個block是扁是瘦,進而要思考對週邊其他block
" f- n9 b5 ]% `: T的影響,也會因此考慮到chip的整合.

bjic

个人觉得在layout最花时间和精力的应该在正式layout之前的准备工作
这些准备工作包括design rule 的学习，充分了解客户的意图。再就是我把placement也放在准备工作当中，很关键的一步
/ F  d. @: d# G' oplacement对后期layout是否顺利起很大作用，placement根据自己的经验，还要考虑客户改版的问题。
由不到之处请指正

peihsin

我個人覺得溝通及排列是最花腦筋的,
( p- X8 t, I% H7 \9 z像零件的限制及板材的限制
都會有所影響

stu0804

我認為在layout過程中,比較麻煩的地方是在子電路要組合成大電路時,排列所花的心血是滿多的
,排列的好不好關係到子電路之間的走線,DRC ,LVS ,算是在過程中比較簡單的一環,DRC熟練
design rules 錯誤就不太容易發生,LVS則是接線的問題了

Winters

目前我只是學生，做過的LAYOUT數量也很少。
) o1 v0 [; G# g+ B8 D所以這只是我個人的看法嚕，我覺得LVS的Debug最難。
因為如果是DRC或許有時候會顯示出錯誤的地方，但是LVS只能慢慢看Report檔
+ X" E. _% K6 ^+ W( Q: b這個對我而言真的是滿辛苦的工作。
不過，找出BUG並且解決這種感覺，真的是爽阿。

a88050015

我覺得最怕的是先前的準備與溝通都達到共識,layout已經好了,最後designer說要重劃那真的是啞口無言!!