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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:
5 F$ a1 G0 e* f1 A8 Y5 b        建立扎實的技術吧!!
/ }" l: z$ W/ D5 y5 h8 C. Q% `        提供兩個網站有很多資料!!
: ~6 j" x4 r1 `: Y% o) m8 O        - N/ b) {7 V5 `1 _8 a
http://www.opencores.org/6 g5 j* a$ v2 ?3 f# O+ m, Z
http://www.veripool.com/cadlist.html
' ?$ G+ Z  j9 G1 d3 K 3 q- z! S$ f( K4 Z* I
    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎
# N) o& H( a" j; ?' E聽說真正先進製程的公司
" `) J* u/ T2 H: p  |或是做CPU的大公司, D7 G9 G, q5 ^% A. G: F, F
都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章% G4 \8 I9 i$ M2 E  s. }1 A2 A
像類比IC  有許多的 layout 技巧
5 A& m) h* e  Z. y' e大部分都是  發生問題之後  才有解的
. R- D! }: M  x! m) X/ R只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段
: C. y9 |" b5 ~想了解的是比較詳細的佈局規則跟內容
5 I" B& v& \/ P6 v" y例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題2 P0 P; a* G' e7 _% A) Q
希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應3 G4 `7 k. y$ |0 L- ]2 [3 M: c/ ~
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!' T. }( j* y9 \' B; S

: f6 x3 _# W9 N6 o, E- ^先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)7 |' ]( I& J1 S4 a( R
也有友站區分成:3 z6 K; m# |/ t; {) J

. Q# z9 i: K( B, n9 p" I" }Circuit & Simulation. Z2 Z8 z, |; U2 n5 E1 n& h
Circuit architecture / Composer / Simulation / Analysis & others related to circuit design; [( P3 z' Z) k! F! H) x0 y  }
0 @* E( R. b  f% D* `9 r
Layout & Verification- o: s$ {! t4 `+ L+ h' @9 g
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related
8 F1 f: d: F$ j) T, a" \* d! Q5 l8 Q7 N
Language & Programming
- g' q# E/ F- D6 K/ EVHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.
* H0 Y" ~1 R( C
( {* a, c# Q2 [General Topics* e" e% P# }8 @4 U- ~7 X4 Y
Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.

- }* k* ]/ U; b3 X) u* w
0 m2 T- L' ?# [& b" v$ [長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!: F3 }4 H( h& d' V4 {, p7 g# n
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。" Q, d) n9 Y8 Q; I
小妹希望能徹底了解除錯訊息 所要表達的意思!
1 d1 r) D( E  ^# D; q3 h! V$ r# n而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!
( m! p0 j$ r/ D9 S; o3 a) t5 t% K4 b如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!4 q6 U4 q. T" X9 U( \& S2 _9 u# {
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!% h; f$ e! \* M
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^5 @) Q- s6 H6 o/ d" ]! K* ^' T4 F
相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表
1 q5 p& l& E0 I對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
+ a1 @. ~9 p* `$ W7 G9 M, J6 I9 Y像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

$ C$ E5 l$ o6 r
" @9 O8 S& g+ B: K" ]1 }關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準
% c+ g5 h3 W2 d3 _/ p; g) b' K  t因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,
8 ~. j) t1 Z% q0 z5 B; y! `9 K所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。
% F; L. x: L$ q+ c1 o; M- n, q
( l: X: L7 M" H; Y建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
0 c+ U5 P6 t6 }) q" a& b0 p' W- O9 O  q3 k  R! c" S7 f4 H- c2 L
LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)
! E# V" u6 G+ ?) y. [' U5 ^
0 u1 h9 S3 H$ p$ l% j$ j% xLAYOUT ' s1 Y/ q: b: e5 N6 j
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點/ e6 Z5 e6 I0 e  D
ex:
. h0 D$ k- T( D8 E2 F7 H  f- R5 e+ @
layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
" U- x9 ~  W4 [& e在netlist 的top cell看到的
2 J& F. ?  E3 O5 F1 P" ].subckt topcell A B C VDD VSS clock: X/ O  v8 S3 E( l9 c. W6 G3 i

& q1 ~) w9 ?# v; s$ X; X以上應該相符合8 I6 _" D* _+ C$ v. g! L

$ E" j% n( p. k0 u如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist' N1 ]. v; k; C
===========================================. P- @6 M9 C7 b2 n; X, |
port對了後先解short問題,vdd&vss有short這就不用玩了
) z) V4 `5 m$ i這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@8 U( Q* L3 i$ @% \4 G7 \! `
0 u# V/ w' l* m" U; s- Y
再者看有沒有soft connect6 M! ^: X  H0 w" c' y' l
這個部份在有多組電源名稱時會發生+ T9 s0 e6 w; N1 r5 n% B0 G  w8 F
ex : DVDD DVSS for 數位
1 k, d3 m- y: G      AVDD AVSS for 類比! T) i1 ?4 h8 e" r1 W
      VDD33 VSS33 for IO ring使用" T* J! M+ K0 ^' }0 q% f8 |
2 n7 }- `- z- Y  G5 Z  w) |% |
正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形: ]$ c! l; @/ d2 h. a
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。
7 _4 e) @* b  N( F3 T==================================================9 f+ }. |. s9 a, T# U4 N
其他一些比較平常的狀況- b/ y! _. I/ E) t+ y
layout 上2條net對上 netlist上面的1條net  z6 H! G/ A( O, M
===>通常是open掉了
( e) n) d( `: ^; E- a# hlayout 上一條net對上 netlist上的2條net ! I& V" v. r9 z9 x, U
===>應該是short到了
3 Y3 Q0 ~- p( t, y9 \0 U! K) W
2對2 互換的線
9 \1 V& y( }/ y你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到- Q: E* U" |/ a7 J4 Y! m$ v
這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。
9 n- K; O! `7 g) K# B- \這個好像在cmd 有選項可以調整的* H' d8 v" T% ?
==================================================5 I1 Z, C: g' a# \+ \6 B: Z
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?% |, y  B7 B+ W+ ]% _- _
是覺得煩還是看不懂?
4 N. W6 R$ Z  i$ C# F0 A) ~像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,) ^0 C1 e8 B" Z0 s' q) I/ E0 S
因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。
' j; N7 d4 k" Z) \: \==================================================
& d6 j- o. u# d
9 L; H- l4 Z% Q6 l! s個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達' ^, P4 ]" ~0 h2 R
希望對大家有的助益。

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chip123 + 3 你的經驗就是知識的來源!

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!2 R1 l  g: G/ c9 S( S1 ~3 z$ R
小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。, ]7 E6 o+ C" K2 T
3 {2 s. s  @# \' r+ k
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...9 @$ E4 N, Q- z3 G
還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂
" T  I+ E2 n( n7 H0 A4 wcommand file內容吧 ?& m  f) `+ j. Q1 u0 _0 f  y
我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^
& ~9 [+ l; v. E; V1 E* S目前暫時還沒找到呢!% r3 ^3 r& g$ R0 f
這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。$ v% p% P" \6 {% i. W
這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。
! b$ v& S# m0 T# ]4 ?# q, R" X1 @* l% w- M" `
各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,
3 h: L. E  @6 a2 x只是一些指令的不同。1 Q% @" d) @: E/ @8 J2 M) c
0 [8 k# A' H0 u! x& ?0 Y
這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...
0 G) @' l2 m& m- \* `3 ?, M所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西
. Y2 z: Y% B( B在未來竟然會被拋棄,那倒不如不要學。2 G# k& U' X& |7 Z7 S
因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業
- c+ S- a9 L3 m: Z找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。6 l2 ^$ l6 i3 V: L0 G, c& Q
那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是9 U/ c7 f6 C( ~9 P5 r$ H% V
LAYOUT在畫不同類型的電路時" T4 R$ C0 r2 m$ F: l5 U: p- v
佈局的方法是否會有所不同?3 E* U" [5 J  A0 V' k/ _+ c

; c) S+ t. Y7 H4 j6 O4 J還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
8 S; l9 |+ ~1 N; Q% V4 @0 o; }5 m但是我們這些很少看LAYOUT的RD 就會被一大堆顏色
( P8 i5 ~2 X: v: Z給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~8 T5 @7 b" P  i% r
像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外
+ ?5 m' ^  ~5 G還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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