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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:6 w& C5 E! Q% X9 N
        建立扎實的技術吧!!
! X! A5 H, O4 d9 z        提供兩個網站有很多資料!!, m4 o  \; ?' A& o- v
        4 A4 U7 p& o; j* V
http://www.opencores.org/; T& W, B3 H% W* v6 t4 W3 h  A
http://www.veripool.com/cadlist.html7 y9 B: J2 K% i6 }! \
- f5 r! v, u5 j
    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎
5 N7 j* l: ^3 f% @2 w& W1 P聽說真正先進製程的公司9 I( u0 |" H" a9 V; R( ~1 ~. y% b
或是做CPU的大公司
/ R0 e! l. d, h* r6 z都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章
4 |$ f  t2 a" h. c0 ]像類比IC  有許多的 layout 技巧
. t9 F# P( C  i2 n' V大部分都是  發生問題之後  才有解的
7 l6 Y% @( {8 u1 ?( H0 l* V; q只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段4 t* G5 W  R* c, N, |: ]  T
想了解的是比較詳細的佈局規則跟內容
# h/ K# X9 E' W$ M  A5 m" }" u例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題
% R" A2 T7 Q/ B/ B$ g希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應
3 z( }1 A' Q  V: H0 n( G9 w電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!2 ^! F1 ]1 G5 d# j/ g

- w0 r8 N' v6 |6 z: X, ^先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend); g5 `7 R* z( A6 Y$ I0 J
也有友站區分成:3 {( ?# S! P9 g9 q
) F5 T: F% k. a
Circuit & Simulation5 H0 c. \* B( p; J) ~  J
Circuit architecture / Composer / Simulation / Analysis & others related to circuit design0 ~* d% j0 g/ w+ U. _3 k4 u$ l5 p6 k

" }% M$ s7 d& ]$ v6 F$ |+ s, bLayout & Verification
! g; ^$ h2 r0 dLayout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related$ j8 a, Y: D# H$ \! P$ ?" m: }6 P
! r( W! T: W5 @% q4 y
Language & Programming( ?* V# \7 ]! \% s* t
VHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.
" h% R# D, H! n- G" E# o% E0 |! L- j
+ b8 A- s( o: l: S+ _5 t) Y* e" TGeneral Topics
* \5 i. S2 z. Q' K, qRoadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
8 U' q: e3 _8 `& h7 p

8 H8 \. D5 @; u. Y' F長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!2 C# r' B# u" q- q
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。9 f" b7 T9 z- b% J8 m
小妹希望能徹底了解除錯訊息 所要表達的意思!
+ b5 G* P: D# B9 U2 K3 s) s而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!+ t8 S4 W8 q3 o% p; T
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!
, \. V8 ?' R- Z, b6 ]但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!
6 O/ R, Z: r# m, U" P6 y- N  _小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^
3 {- C' q; b7 j+ J5 R相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表
0 r% T6 J8 u5 N% g6 x( B+ @對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!& G; {( e3 V4 [2 i" q# t/ {* O
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...
. i/ D$ ^4 F+ ~7 J

  I: Q. h+ B' W* V) T5 W關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準
# x" O; G' \' k1 n9 L2 h/ X因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,
! @/ a1 C+ |7 k- v4 a" G! Y3 {所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。: V  M1 W. a; G# l6 `. y/ A) [$ W

- E7 P% `7 k0 D1 _0 f" {1 [' m建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
% Z" k0 L. l: L& Q- c/ z1 L/ e& R/ ~3 C( i2 `+ h- X
LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)
7 l/ R8 y# B. c' c4 N7 r% P+ }4 `/ K6 O* \& \4 X
LAYOUT $ y- U+ p. I* f0 R0 W) k# N* b2 |
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點
- F0 I; W& s  R2 s8 ?3 z) ^5 pex:
  H/ G# r0 x" A: @/ D  S& R! d1 G3 m4 e5 m
+ v2 S# j: [" H) o9 Alayout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock) p/ f9 Y% \5 W+ ^6 b4 w- x7 B6 B
在netlist 的top cell看到的
8 B; e# i3 x( a9 G0 A" ?- J6 L( o.subckt topcell A B C VDD VSS clock
$ o: O5 A' H+ k% D4 q# }0 V# m- T$ H5 B( C7 Z) U
以上應該相符合
+ ^, X+ D2 B. @$ e5 Y: c- E8 q8 ~0 g& h
如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist, `! O* f) b, O
===========================================
% I* s: a8 b1 x# {port對了後先解short問題,vdd&vss有short這就不用玩了7 O8 H1 h( A$ \( z( b5 \
這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@
) U4 z4 V" D4 c) Y  u( T
0 ~  l1 g. ~7 I2 ]; k; X再者看有沒有soft connect
9 v9 ~* I- B, ~( K  }( T8 A4 x這個部份在有多組電源名稱時會發生3 p' g4 d3 v# v7 J
ex : DVDD DVSS for 數位
0 k; ?5 [' B8 |; R. k" p      AVDD AVSS for 類比
! h) j* e* E0 v8 S: ~' |* Q8 ^      VDD33 VSS33 for IO ring使用
3 u# u: q# U/ Q: H  R
3 x: E6 ~/ W% A, R正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形
9 n+ Z* X7 s7 J; Q9 ^1 [: `- J現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。
6 z, @; U( `/ c1 g- \1 U: z+ Z9 m  S( L==================================================- N) o, E# ^* P: _( n# S( ^
其他一些比較平常的狀況
1 b3 G/ h6 j) |layout 上2條net對上 netlist上面的1條net! |2 u. [4 @  ^, p
===>通常是open掉了  D3 M: Z  ^% ?! Q
layout 上一條net對上 netlist上的2條net / @; |& T, n' Q0 }
===>應該是short到了: i3 a0 O1 x" D; P
( D/ k* T8 h. w, K& G* L
2對2 互換的線( ^( ~  J) b+ y3 v5 D; b
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到
2 j7 d9 x! h' E8 N5 p4 I; x1 Z: u這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。
0 @/ t1 v2 N, W0 T# n這個好像在cmd 有選項可以調整的% y6 R% o! x7 C; a: f
==================================================
. S9 E  l5 n9 m有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?. e) Z4 F( H4 j# w1 _
是覺得煩還是看不懂?
- `9 K! x3 ]+ {! Z0 z0 r像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,3 b" _3 `, v5 r
因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。3 r$ [5 S1 _, y& M6 M9 m
==================================================5 n( q; Y4 l, p& z! n

' p( U4 d" t( `' a( i; q3 k個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
4 D' K9 l3 ~/ W希望對大家有的助益。

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!9 {, c& B5 i- B' e
小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。, E$ g0 w4 Z; M- f
) g0 r9 C: C! Z" c
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...7 A& n& k# P) Y
還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂
3 q! }! g0 j. ocommand file內容吧 ?0 b2 }  l2 a* T) r) }/ x
我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^
; o" F8 U4 D4 q% F3 D5 {7 a目前暫時還沒找到呢!2 c1 v9 [' K: l$ w4 P& c; y4 B
這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。
" j8 A/ ^1 O* x這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。
+ `' N( x, e: u0 q6 y% s3 _6 m% M+ [4 ?; y1 C# m
各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,
1 Y0 P. L+ ^4 _只是一些指令的不同。
. O, ^  E; H  n5 L$ @* R& {1 Z; w3 k8 M) ^
這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...
5 V* z8 j8 E/ W1 h& l# t所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西/ ^! l2 g4 }" l  o+ t
在未來竟然會被拋棄,那倒不如不要學。
* H( B8 S0 t0 ^/ m2 T因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業( C, ~7 D) Z' \! f8 P/ o" p
找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。. ?3 t' _# d& {* i
那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是) V8 G4 `$ O4 W0 ~: y" n
LAYOUT在畫不同類型的電路時
# J* W( }& t$ o  \9 y5 y佈局的方法是否會有所不同?7 B' a; g9 g0 X7 y* G5 B
9 Y4 A1 o. ?* W: d: c' y
還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
$ r3 S) x6 m0 d; F$ V但是我們這些很少看LAYOUT的RD 就會被一大堆顏色
1 j+ y1 \8 u* @- H  I# C& ?4 ^- O- b給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~, Y2 X5 r8 M6 O6 C3 E$ z. k+ Y* K" a
像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外
- U& b% S' @. j5 G還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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