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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
多選投票: ( 最多可選 2 項 ), 共有 218 人參與投票
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:$ S1 C# L1 O6 h# l: k
        建立扎實的技術吧!!
5 A* E6 u+ i9 t0 p' j        提供兩個網站有很多資料!!
5 J' C+ R9 U: Z. i6 [  A' F        + O- M" d8 W6 R2 @; M) e' A% [
http://www.opencores.org/8 d/ w8 q& ~, T$ \1 u# }: u* O
http://www.veripool.com/cadlist.html. R2 k1 z5 m/ o9 k3 E: d" i

: \& s* j0 G9 v, b2 W. u2 M  o    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎2 ^5 }) H8 n* @9 Y
聽說真正先進製程的公司- B. X- N. M5 Y& N" ]% a
或是做CPU的大公司
/ N$ c6 g0 C# _* q0 ]; Z都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章
2 n# I+ N% V! [8 E! W; U像類比IC  有許多的 layout 技巧
  B, K# ]- i. D% K% T/ G大部分都是  發生問題之後  才有解的
6 g& u% T- q, H只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段3 ^% A! U: [2 x0 X' r
想了解的是比較詳細的佈局規則跟內容
0 u" V8 Z$ v& _6 s/ P; T例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題
% ^% O3 i. V! v% D, {希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應
3 Y( _; v! W% L" C$ T電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!
# E9 ~: f: g; N+ v! L8 i0 |1 W1 u+ g$ O7 |
先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend)- r$ E4 t$ O: \! Z1 o- I
也有友站區分成:. A1 O* i, s& o- Z

* j/ u0 p. @/ B" VCircuit & Simulation
$ B5 @; g" q# M& Y& _Circuit architecture / Composer / Simulation / Analysis & others related to circuit design1 C5 ?- ~7 W, Q1 K; I

" m1 H7 b  N' B; ~( q0 T( l+ w- C. FLayout & Verification
# {6 a7 a$ x" A: R1 a% JLayout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related
: f! m4 q% _9 K- K" k* O( m/ Q) Y
  a3 R: }3 Q' M0 bLanguage & Programming
+ f; V2 c6 y. Y; HVHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.
3 @6 g8 g1 o& s) A! U- Q) ?/ X/ x% W; t# `
General Topics* y5 q: w/ p; x' W, ^% X
Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.
" V8 n8 w6 F! J- n2 e+ `) d
: N( O( L) u) [8 W
長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
0 T- X) Q' }; j% i: o  v像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。
4 }, ]! a) e- T- K小妹希望能徹底了解除錯訊息 所要表達的意思!
7 {  u  N: X) u7 x2 y3 @. J9 V而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!# `9 Q) w( t' d
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!3 [: b" `% w$ P/ |5 [( w
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!0 V# k1 ?7 E0 z) W
小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^5 V: D4 _0 z3 G9 r: }" Q# q5 a+ D
相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表 - V" ~. b9 s9 h/ @1 G
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
/ ^" e& J( I) G: L: m像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...

; f9 ^4 {9 R+ g0 e
% D3 @1 H7 ]. L5 ~關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準1 S( w6 f$ J, z7 h+ C. Y
因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,8 c. @: ~# u" T& B3 v+ h6 H: r" N
所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。( G+ @# u, ?7 U# C
# ^3 [3 s/ i4 W3 K- {- u
建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
" C1 ?+ k7 G; \$ A% v; O/ I: o1 `/ p0 A  U
LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)
' ?% n& t- m6 |/ X7 X1 O# g9 y. x0 r4 f' ?
LAYOUT ' N& m1 o( m0 b- Y6 c) g) O
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點  O; o# A. ^% A" m
ex:* q3 w) ^  e! [% ?: j
* J: i& {! {9 x9 Y) F
layout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock4 l- w. V( m$ g* O2 s: q
在netlist 的top cell看到的0 ], f: |, z* H, n" n
.subckt topcell A B C VDD VSS clock
$ [" w. d$ E/ `1 j* \9 k0 q
! A! f/ z2 c+ l& @. S7 w1 W以上應該相符合+ f5 w( v! N8 z% L

; l6 ^2 K5 \4 D, X1 d如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist
! l0 Q% |3 B& H===========================================; `3 ]. E/ ~9 r2 v4 G0 h, Z6 P  _2 f
port對了後先解short問題,vdd&vss有short這就不用玩了
: r; D, a3 q$ i2 k, J這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@
" m% v& B# _+ m0 @- V$ ?/ o6 S2 J& A
再者看有沒有soft connect
8 G$ u! I" u$ P; j6 R- k0 S這個部份在有多組電源名稱時會發生
8 Q4 c0 n7 f3 s, C9 o( ?8 D3 Uex : DVDD DVSS for 數位2 ?9 z1 n( P1 F+ n& \2 n( x
      AVDD AVSS for 類比
1 R  w7 i) d8 o7 {! K      VDD33 VSS33 for IO ring使用" V/ X& c0 d. K0 H5 x0 w9 C
) P; L" V% V9 |! Q' ?5 q9 W3 H, y
正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形1 _8 D. x3 l$ X- h: U
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。) o3 K  f, c; `& c$ \
==================================================" I4 @1 K- Q, o1 b6 E
其他一些比較平常的狀況
1 v5 X9 Z* W5 m/ N2 }layout 上2條net對上 netlist上面的1條net% v) U& Y1 G! Y$ Y& p1 l' T
===>通常是open掉了
1 g) L* N& K3 R2 |1 ?. O$ E- Dlayout 上一條net對上 netlist上的2條net
/ d! }4 W" D! ^" l& L/ u9 t===>應該是short到了6 w" Y: y; h0 T0 X3 g# T

8 X8 l1 X# X- V* W- w7 n% u$ M2對2 互換的線$ E0 ]# a2 B) V$ Z3 @% J2 S; h/ d
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到2 `1 v. ^: K) N7 e
這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。4 P1 b  S/ S2 W. {  g
這個好像在cmd 有選項可以調整的/ C3 V& l6 n7 m/ Q% G. l* l
==================================================% x$ N% h* G5 b/ i- W: u4 Z
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?3 s0 t, C* z; [- B  N4 X3 B
是覺得煩還是看不懂?, {" D, p) n6 j  p# N. g& R, q
像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,3 `9 j" T8 q" \2 M) v& R: U! O- S% k
因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。1 M; c! @4 Y. Y. q& Z: ~
==================================================+ `! U/ h" P$ F
3 w+ X7 A7 r1 z) w) N6 F$ L
個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達# L- U. V6 |2 ^% v! A
希望對大家有的助益。

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chip123 + 3 你的經驗就是知識的來源!

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!
% \) c9 B9 u7 I# ~$ s小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。
2 L% G4 Y4 v! M" H; C
0 X3 c6 t+ A) L4 F* w, d2 o但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等...2 F  p* Y! H3 G$ S
還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂) Q" u' Y- y2 L9 K% s( o
command file內容吧 ?+ F9 b) k  C  }- J8 J! B- v
我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^3 u/ F8 F1 {0 R  x/ t! A
目前暫時還沒找到呢!
" b& a* Q+ d9 N2 K這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。# U' `$ K4 W2 O# |0 p% F
這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。5 {1 g1 _* L# M) r: j% D4 M& M. Q

0 ]; s" A2 U$ K; B6 G1 B( Q" K各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,
! B6 h& }: y0 v  T3 J" @只是一些指令的不同。$ P7 l0 [: ^- v4 K

& a& p- [0 S' H這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...
8 T' T# h& {- ^& B1 n6 d. ^5 d$ d所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西
: H: m% r) r8 l2 O4 a9 }2 Y; f在未來竟然會被拋棄,那倒不如不要學。1 |7 [+ B, p% r( f$ X+ r& a# F& v
因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業
) q  y' D$ [# i% Q找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。' G6 ~1 S% _7 F3 R& _3 ~3 o
那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是! C5 Y7 A5 Y" r8 _& t
LAYOUT在畫不同類型的電路時
; |+ s) S. C* m" ~& O佈局的方法是否會有所不同?
* P& K3 l' _" X& z/ Q$ [/ [
' Q" w/ j/ M$ G3 r+ e還有LAYOUT為什麼可以一眼看穿這個電路的連接方式5 G$ S. m" \' G/ H
但是我們這些很少看LAYOUT的RD 就會被一大堆顏色( B' }9 I* C9 ~' B8 M  X5 X
給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~
; F5 ~3 l3 A' {' E5 d像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外
) l+ {! e- ^( R還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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