DRC所出現的問題？

shihchia

1、ｐ0.R.1 (@Min poly area coverage <14%
DENSITY POLYI INSIDE OF EXTENT < 0.14
! A$ I* R8 Q7 T' W. q" Bpoly_DENSITY.log: 0.6 6.3 65.35 28.1  0.0940808

2、M1.R.1 {@ Min M1 area coverage <30%
DENSITY M1I INSIDE OF EXTENT < 0.3
M1_DENSITY.log: 2.95 4.75 67.15 30.25  0.250681

3、M２.R.1 {@ Min M1 area coverage <30%
DENSITY M２I INSIDE OF EXTENT < 0.3
0 ^% P* x* v- r+ b2 b! s! \# [" CM2_DENSITY.log: 3.7 7.2 68.4 26.3  0.0331737
, D7 z7 q+ p* y( c  n  @' [
2 _# ~) N( |' e: x- u* X* O
最近在layout全加器，在DRC時，遇到的這三個錯誤訊息
大家幫幫忙，一起替我解決一下唄
" o( K4 L1 n4 K" ]2 G& w6 v' O謝謝啦！！！

小朱仔

這三個錯誤只要多補 poly metal1 metal2 dummy就可以解決了
像ploy gate要14% 但你只有9% 所以還要在努力加很多dummy poly這樣就可以過了
3 i" T/ X8 `" N6 H$ `) m其餘依此類推,製程廠會要求density要夠是因為怕密度不足會造成Top Layer過重壓誇下層所以建議還是補滿

sw5722

像我們通常在小block時,這個問題會視為"假錯",
& Y, t$ y+ y" |2 U, I0 Y等到上層整合時,再一次補齊.
* \) A8 O" \8 Z9 w& t/ Y. O高密度是可以增加良率的.

cjchao

非 chip-level 時，可視這個問題為"假錯"，不需解。

motofatfat

通常在小block時,這個問題會忽略,
; g" ^! ?2 B" b- a( y; u等到最上層整合時,再一次補齊
或是框出不補ㄉ地方後,通常是類比或重要ㄉ地方
7 K, V$ J1 ^, G5 `4 R) R讓光罩公司去補

u9513349

area coverage <14%

area coverage <30%

+ _7 u! V& _9 O- w7 C" g在drc來講是正常的(那是當作業,非下線)
1 ^2 ]* ~- _- g6 E7 _. V& Q. P  b8 @
3 a4 x. z3 F8 `# Z) v1 ]2 J- L6 O如果要下線的話,就要補滿ｍｅｔａｌ　和　ｃｏｎｔａｃｔ