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[問題求助] LVS的錯誤訊息要怎麼了解

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1#
發表於 2008-1-25 00:01:40 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問各位前輩,有沒有電子檔是針對LVS這部份來做說明的,我找了很久都找不到
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發表於 2008-1-25 11:38:13 | 只看該作者
要解LVS的ERROR其實有不少小技巧,例如在連接線上打PIN NAME讓強制偵錯軟體去認到( z- ~* P0 N0 [
這條線路,在LAYOUT上我們稱之為"硬對",此外也有故意造成線路開路,一段一段的去分解- |4 u; n5 T7 G6 @
線路,然後找出線路SHORT的地方,但不論技巧多麼的純熟最終還是回到一個原點,就是看. x7 \! P" m+ _) ?) Z* R
熟你的電路,也唯有LAYOUT時小心,也可能減少DRC & LVS的錯誤。0 J. k+ V- T/ n- q7 P3 o$ t' C7 W
& h$ T0 `* v+ v; Z7 l+ `
此外要注意一點,CMOS是一個四端點的元件,任何一個端點接錯都會造成DEVICE認不到: {; w3 Z+ [7 `- Y( G
所以不論是從REPORT上還是用CALIBRE的線上偵錯方式,都必須了解這個關鍵,其它的7 ?6 b  O; G1 x
就是對於電路的熟悉了。6 |( N' G1 Y& p' A

, C' n5 q$ z$ O: L, H' t以上是個人的經驗~希望對您有幫助!
推薦
發表於 2008-3-13 18:21:50 | 只看該作者
解LVS:
; g4 Y' O" L( }0 n: P! Y4 t1. 若有short發生要先解/ o1 R/ z, w7 p7 B! K8 P
2.pin name 和 pwr/gnd pin 是否都對上, device type 是否一致(layout 和 spice)
- W- j+ M8 u! p7 {" `3.可由report INFORMATION 看出一些蛛絲馬跡,例如layout p,n mos 比 spice 比對出來多,
9 U# G! w! S0 \   而 inv ...反而變少,有可能是你p,n mos 沒接到vdd 和 gnd .
' d& L0 e" N1 {5 e1 N6 v
0 y- J; M! s8 ?* S! ?, z( P0 P有時LVS comfile  option 設定也會影響run 出的結果喔,像是:
1 y$ y' Q* k8 xLVS RECONGNIZE GATE ALL (若設定為ALL,則不會check nand,nor ...2個以上input gate 的順序)
4 p! Z! {5 u: i0 W" i! ?  H# N3 H: \/ ?5 Z# ~( r+ e
LAYOUT CASE NO
7 ]/ ]5 c$ d- ]0 NSOURCE CASE NO  可設定layout 和 spice  cell name 大小寫 是否要一致6 X1 j- ~* V) f0 X% y1 D( |
9 ]" p  p: ^6 f2 t( w8 E# i; ^
希望有助於你解LVS
2#
發表於 2008-1-25 08:48:31 | 只看該作者
個人認為是經驗吧, 多做幾次就可以
1 |% ^+ Q. {7 h2 a& Y你用的是calibre嗎?
% |3 V" A6 |$ j. [4 s: j, d! T如果是的話, 可以點選錯誤的資訊 很容易就可以除錯了
4#
發表於 2008-1-31 16:56:55 | 只看該作者
1.你沒說是什麼 tool
& `7 x/ Q+ r8 y$ i4 h# F2 w- \2.你沒給LVS的錯誤訊息   沒人知道你遇到什麼問題
; E! t6 I/ n4 `1 M* U! C/ l也就沒人能跟你說了# T7 C9 E* T: k
3.你只是要問一般 LVS的錯誤訊息 的涵義  
5 J9 T1 T# f, L/ z( }% c! k看你tool 的書都有解釋
5#
發表於 2008-2-22 15:15:05 | 只看該作者
多找個幾次就會了7 O, L" @: A, N7 G8 B2 O
其實錯來錯去,你會發現到錯誤的原因都是跑不出那幾個方向的!!!
6#
發表於 2008-2-22 23:08:00 | 只看該作者
喔喔喔~~好不容易發現一篇我可以稍稍沾點邊回帖XDD,
6 ~& c1 U$ }- q& U7 X+ N& h% i* b剛好學校有提供化LAYOUT的專題可以學習,/ R, y1 T& q0 n3 t4 p3 P
照上學期修課經驗,還真的就是大大們所講的經驗決定一切XD
6 v% p9 P9 M7 ?, V2 n- V而我常錯的地方,就是schematic內輸入相對應位置跟LAYOUT不同而錯,# a! L# _3 V; M$ x( V* b
例如NAND2內的mos輸入變成簡圖後依序是a,b,結果在LAYOU上由於邏輯上順序調換也不影響function,把原本在schematic裡是輸入A→a,輸入B→b,在LAYOUT裡卻是A→b,B→a,這樣,就算你的LAYOUT function依舊正確,但還是會不給過哩~~- S' [% ?5 N. {) F# O& [! E' a
抱歉,用大學的經驗來回答問題,真是有點在各位關二哥面前耍大刀的感覺....XDD
7#
發表於 2008-2-23 18:50:01 | 只看該作者
上面幾各樓主說的都沒錯我也認為姊LVS都是需要經驗,當你LAYOUT畫久了自己也都猜的出來市哪裡部隊,現在大多業界都使用CALIBRE就可以點選錯誤的地方,不過我個人是覺得先看看你吃進去的檔案對部隊,然後在看說有哪幾科MOS沒有認到先去解決MOS沒有任到的問題,之後的錯誤就很好找了,就只需要對照電路看看哪幾條線部隊在去追蹤,不然就用幾條線強迫他OPEN在打TEXT強迫他任這條線就可以猜到了
9#
發表於 2008-4-28 09:45:16 | 只看該作者
請問大大們阿2 |& Q7 w4 X. w2 B
要跑lvs時
" x; ]" W+ I( S' z8 O& P產生.sp檔一直發生錯誤5 W/ {$ |$ J1 v. `
沒辦法成功# x% w- j0 S: N& L! [0 a5 @
請問是甚麼問題阿
10#
發表於 2008-4-28 10:29:39 | 只看該作者
會不會是top cell name的問題呀
( N8 X9 N6 p0 C9 _( I) T7 S* |( f: U& F' m* |
在跑LVS的時候,會要求給sp檔的路徑和名稱
2 x/ m# {- c# m7 T' n' f- ^- W+ `% x- {( Q7 K( F
名稱那邊使用top cell name的檔名試試看
11#
發表於 2008-4-29 23:18:30 | 只看該作者

回復 1# 的帖子

LVS電子檔+ B: ~3 P, o6 o3 N3 F, t
建議你參考你所用的驗證工具本身的user guide
7 M6 h- S+ c& i! W裡面會把驗證的演算法做說明
  R( ]5 f  l) T* J) W& H+ T& L4 I" Z, T" _4 @5 s
LVS的確是經驗累積才會有心得4 [# X* z3 b- z2 Q9 c% I/ B7 H0 J2 R& U
2005年在Cadence研討會上,我分享我的LVS除錯心得& _" a, [" O" V
也在基礎課程中教導- }9 R# G, t7 H2 w
LVS ( Layout Versus Schematic):比對佈局圖內所有的元件之數量、尺寸、數值大小和極性以及連接線是否和電路圖一致。
5 z1 Q1 g  `6 g; M在此分享給大家
  \; ~) z& s# Y) ?' g( I& x4 B/ t. E
口訣
6 F6 X3 O% S, e/ w! ]& y3 Y; w" L3 `ㄧ對多→斷路
0 p2 f+ ?' S* C& E多對一→短路
8 s( \. }/ w" ^: w9 p# d多對多→混合型短斷路
3 g6 a5 ~1 e+ B; w, j1 F要搭配report file,就可以輕易又準確的判斷是錯在哪
12#
 樓主| 發表於 2008-5-2 23:44:44 | 只看該作者
一對多是指什麼一什麼多?可以請大大再說清楚一點麻,謝謝
13#
發表於 2008-5-10 00:14:12 | 只看該作者
口訣5 v* V' {4 w& ^) [; M
ㄧ對多→斷路
, r- B; b* B  F8 E多對一→短路
* R/ X: F) e$ L0 s) q! {多對多→混合型短斷路
# G# V' F' O# k2 O  c( n, O要搭配report file,就可以輕易又準確的判斷是錯在哪
4 \9 T* }/ p; o, ?2 C/ [感覺這好熟悉阿
14#
發表於 2008-5-10 20:17:23 | 只看該作者

很好的一个讨论呢

也很期待关于口诀的解释
15#
發表於 2008-5-12 11:08:41 | 只看該作者
請問這個report要怎麼解釋才對.請高手解答.左邊是layout 右邊是netlist
, Y) W+ g. o7 Y2 `+ n' w) W3 d
84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
8 `& g, W  Q3 r5 V: [/ C$ [         S: DGND(0.240,5.040)                                      s: DGND' e* ^, v  q0 w+ f6 k7 r7 z
         B: DGND(0.240,5.040)                                      b: DGND
. [3 L; c5 X# _; w0 |         G: 75(67.510,8.620)                                       ** no similar net **4 f4 |3 |6 a* W/ K) G7 s3 R1 U
         D: DGND(0.240,5.040)                                      ** DGND **, v" y0 r% M1 _) d6 z" N
         ** IOENB(39.885,42.410) **                                g: IOENB8 ?! @( d% Q6 m5 w3 {# A# }
         ** no similar net **                                             d: N_20
16#
發表於 2008-5-12 18:34:00 | 只看該作者
你是用cadence tools的嗎?
# k% u) f9 a5 _1 `) _! ^  b7 q% |是的話,恭喜你 從lvs的錯誤訊息中,我記得上面的數值還是文字 你用滑鼠點二下,然後你的layout圖有問題的那一層就會反白辣= =7 e/ Y; u: [0 A
這是我學長與我說的,我之前才問說 即然設計了除錯訊息,那為何不將那相關有問題的階層給反白 就是學 tanner一樣 讓你直接看到是那一塊有問題!
; }5 i* \1 |+ N3 l$ s2 I學長才終於肯告訴我
5 u6 v# X( a" G4 A+ t" X7 ?! x% f還有drc有錯誤的話,從錯誤訊息的文字中 ,還是裡面的圖案點2下也會出現錯誤的區塊在那一邊辣= =
1 ~' d' Y9 H0 _; W+ |9 c: V8 h真的要憑經驗找,對新人來說你要找到何時辣= =
; J0 W, P- V: k. h$ d' M2 q2 @$ ?8 i' I% O0 h" z
錯誤訊息中 好像有個綠色的小圖案 可用滑鼠點2下看看喔!
17#
發表於 2008-5-12 23:35:20 | 只看該作者
就是在錯誤訊息視窗裡 左右都有顯示什麼點有問題,如左邊顯示有2點開路,右邊顯示只有1點  ,此layout與schematic不符。
$ ~, e. _$ T( {( C$ Y: }那這左右2邊所顯示的錯誤訊息中 ,記得有符號你去點2下 後再去看layout圖,其圖中有問題的階層他的周圍邊框會變反白,這樣你就很好除錯囉!9 `7 _8 _% O1 u
尤其是drc更好除錯,除錯速度能更快,因為你都已知drc的錯誤訊息知道那裡違反了rule,只是要查那塊 階層在那裡,所以點2下 讓那塊階層邊框反白 就很快找到,知道怎修改。) u( V' C) y0 v; _: q
而lvs還須思考與schematic那裡有不符了...
0 ^1 c' T8 q, ?9 t8 w
! {$ i/ m# ~+ E[ 本帖最後由 君婷 於 2008-5-12 11:39 PM 編輯 ]
18#
發表於 2008-5-13 00:23:08 | 只看該作者
真的是經驗啦!!!5 R5 a0 [' Q) P
多看~~久了以後你的敏感度就會出來了!!
# l- x/ U3 K" D裡面一些英文的關鍵字也要了解
19#
發表於 2008-5-13 22:45:28 | 只看該作者

LVS

請問這個report要怎麼解釋才對.請高手解答.左邊是layout 右邊是netlist
/ T; @* H/ T+ ^; B) b5 n
  G& I# G9 l# k84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
2 x! x# K& a: B) I# h; ?9 ]; B$ G         S: DGND(0.240,5.040)                                      s: DGND
/ r9 `, O1 v+ O# ?4 Y% N  F) H7 P/ {         B: DGND(0.240,5.040)                                      b: DGND
. K% U: o+ ]" J- j: j         G: 75(67.510,8.620)                                       ** no similar net **+ S! F! C  F, p) r+ O& a  j0 {! l
         D: DGND(0.240,5.040)                                      ** DGND **. |3 O% U8 Q1 e. ?! J' h7 U
         ** IOENB(39.885,42.410) **                                g: IOENB
+ s) s2 Z7 R5 P' f9 ~/ p         ** no similar net **                                      d: N_20
9 U' m$ p3 Y( b$ |/ D' M-------------------------------------------------------------------------------------------# H6 P  P, i* X% H& D
你的ESD-NMOS GATE端接去火星了
% k6 i: D, c$ [- e, N1 u! `               DRAIN端你接到DGND了
& e+ d2 I" W; F$ y  ]& A要看懂REPORT比會點TOOL的亮點還重要
; O( L# p" o6 G8 r老師在講你沒在聽
20#
發表於 2008-5-14 09:34:05 | 只看該作者
84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)* O# l+ e" D$ u$ y* Q6 W" F
         S: DGND(0.240,5.040)                                      s: DGND
5 u$ y: `" K& E) I/ K# O* }+ y         B: DGND(0.240,5.040)                                      b: DGND
         
% B7 M# |8 H9 {8 R1 p         G: 75(67.510,8.620)                                       ** no similar net **
4 R* g+ A8 h/ l+ W         D: DGND(0.240,5.040)                                      ** DGND **
) F# Z1 m& J; o         ** IOENB(39.885,42.410) **                                g: IOENB# {( T5 m4 L; N6 p
         ** no similar net **                                      d: N_20
! O/ I4 r& `: R# D3 P( a3 K0 \' {' @% A/ h; @5 \, b6 z

# M0 Q5 U% i$ {4 Y9 s! X: H1.source  & body 有對上
4 V+ {1 C6 ?- q% ~3 o% \) m6 L2.gate 端 可能有接上而IOENB這條訊號因為其他原因沒認出來,也可能是沒接上IOENB,所以給流水號,先不管。2 Y* A( F4 e6 J3 q' \
3.非常明顯drain端應該接N_20你short到DGND去了。
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