LVS的錯誤訊息要怎麼了解

uurtu666

請問各位前輩,有沒有電子檔是針對LVS這部份來做說明的,我找了很久都找不到

crystal_blue

要解LVS的ERROR其實有不少小技巧，例如在連接線上打PIN NAME讓強制偵錯軟體去認到
這條線路，在LAYOUT上我們稱之為"硬對"，此外也有故意造成線路開路，一段一段的去分解
線路，然後找出線路SHORT的地方，但不論技巧多麼的純熟最終還是回到一個原點，就是看
; j, I: g+ Q7 D+ F* e6 [1 a熟你的電路，也唯有LAYOUT時小心，也可能減少DRC & LVS的錯誤。
# Z1 ?9 ^% c9 I2 o
( M$ ]9 t: o' h# c8 }此外要注意一點，CMOS是一個四端點的元件，任何一個端點接錯都會造成DEVICE認不到
所以不論是從REPORT上還是用CALIBRE的線上偵錯方式，都必須了解這個關鍵，其它的
就是對於電路的熟悉了。

" [+ T8 }2 j: S. ^' T1 ~以上是個人的經驗~希望對您有幫助!

hyf050

解LVS:
1. 若有short發生要先解
2.pin name 和 pwr/gnd pin 是否都對上, device type 是否一致(layout 和 spice)
& D( o" P9 H' B$ W) X" A3.可由report INFORMATION 看出一些蛛絲馬跡,例如layout p,n mos 比 spice 比對出來多,
   而 inv ...反而變少,有可能是你p,n mos 沒接到vdd 和 gnd .

有時LVS comfile  option 設定也會影響run 出的結果喔,像是:
LVS RECONGNIZE GATE ALL (若設定為ALL,則不會check nand,nor ...2個以上input gate 的順序)

0 q+ l; |- w+ Z, ]. dLAYOUT CASE NO
7 D6 R7 E2 ?% O$ ASOURCE CASE NO  可設定layout 和 spice  cell name 大小寫 是否要一致
& [& b) y7 w. a. ^/ K% N
4 x7 \6 V# z, f& s希望有助於你解LVS

vjc5

個人認為是經驗吧, 多做幾次就可以
你用的是calibre嗎?
如果是的話, 可以點選錯誤的資訊 很容易就可以除錯了

edengod

1.你沒說是什麼 tool
2.你沒給LVS的錯誤訊息   沒人知道你遇到什麼問題
也就沒人能跟你說了
3.你只是要問一般 LVS的錯誤訊息 的涵義  
7 g. q2 S: q1 ]看你tool 的書都有解釋

ynru12

多找個幾次就會了
其實錯來錯去，你會發現到錯誤的原因都是跑不出那幾個方向的!!!

st80069

喔喔喔~~好不容易發現一篇我可以稍稍沾點邊回帖XDD，
剛好學校有提供化LAYOUT的專題可以學習，
( W% Y$ v; v' C, w# q照上學期修課經驗，還真的就是大大們所講的經驗決定一切XD
! P4 m! N4 E- b7 h8 ~2 u而我常錯的地方，就是schematic內輸入相對應位置跟LAYOUT不同而錯，
5 i, S% f. k* C# [- |7 ?2 H$ g$ B/ O例如NAND2內的mos輸入變成簡圖後依序是a,b，結果在LAYOU上由於邏輯上順序調換也不影響function，把原本在schematic裡是輸入A→a，輸入B→b，在LAYOUT裡卻是A→b,B→a，這樣，就算你的LAYOUT function依舊正確，但還是會不給過哩~~
抱歉，用大學的經驗來回答問題，真是有點在各位關二哥面前耍大刀的感覺....XDD

karenchen

上面幾各樓主說的都沒錯我也認為姊LVS都是需要經驗，當你LAYOUT畫久了自己也都猜的出來市哪裡部隊，現在大多業界都使用CALIBRE就可以點選錯誤的地方，不過我個人是覺得先看看你吃進去的檔案對部隊，然後在看說有哪幾科MOS沒有認到先去解決MOS沒有任到的問題，之後的錯誤就很好找了，就只需要對照電路看看哪幾條線部隊在去追蹤，不然就用幾條線強迫他OPEN在打TEXT強迫他任這條線就可以猜到了

oligxoi

請問大大們阿
$ Y! `/ M1 f; R$ Z2 ^; c要跑lvs時
: X9 K7 H5 a/ n產生.sp檔一直發生錯誤
沒辦法成功
請問是甚麼問題阿

小緯仔

會不會是top cell name的問題呀

在跑LVS的時候，會要求給sp檔的路徑和名稱
4 y2 z  M  f" T: j& Q7 P4 ?: s( N
名稱那邊使用top cell name的檔名試試看

jkchien

LVS電子檔
* h$ @2 v' X) z' L/ T建議你參考你所用的驗證工具本身的user guide
裡面會把驗證的演算法做說明

0 ]2 H2 k  n  zLVS的確是經驗累積才會有心得
# ?* Z$ m. o4 ^6 v7 P6 `6 |# {' @8 u; x2005年在Cadence研討會上，我分享我的LVS除錯心得
也在基礎課程中教導
# J; s9 E- v, ?. h' u) dLVS ( Layout Versus Schematic)：比對佈局圖內所有的元件之數量、尺寸、數值大小和極性以及連接線是否和電路圖一致。
在此分享給大家

口訣
ㄧ對多→斷路
多對一→短路
多對多→混合型短斷路
要搭配report file，就可以輕易又準確的判斷是錯在哪

uurtu666

一對多是指什麼一什麼多?可以請大大再說清楚一點麻,謝謝

0jason0

口訣
# Z) C$ ?9 F9 Y; k5 T. L0 U9 yㄧ對多→斷路
- D8 B# E0 G+ e5 p+ B多對一→短路
; p) L+ a# q% ^# j多對多→混合型短斷路
& K$ D6 P! B0 T( t; a0 f) B7 |要搭配report file，就可以輕易又準確的判斷是錯在哪
感覺這好熟悉阿

amanda_2008

也很期待关于口诀的解释

ryan1

請問這個report要怎麼解釋才對.請高手解答.左邊是layout 右邊是netlist

84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
         S: DGND(0.240,5.040)                                      s: DGND
/ i1 @( q8 _+ W. e& ^  X" H         B: DGND(0.240,5.040)                                      b: DGND
         G: 75(67.510,8.620)                                       ** no similar net **
" B: n( E6 p! \" r4 D4 W8 _         D: DGND(0.240,5.040)                                      ** DGND **
         ** IOENB(39.885,42.410) **                                g: IOENB
         ** no similar net **                                             d: N_20

君婷

你是用cadence tools的嗎?
- r5 N# x9 N1 a" a, V3 c! U是的話，恭喜你 從lvs的錯誤訊息中，我記得上面的數值還是文字 你用滑鼠點二下，然後你的layout圖有問題的那一層就會反白辣= =
這是我學長與我說的，我之前才問說 即然設計了除錯訊息，那為何不將那相關有問題的階層給反白 就是學 tanner一樣 讓你直接看到是那一塊有問題!
8 x! D* n6 _3 q, z% m4 e學長才終於肯告訴我
; x& C; s% T. ]/ I  R還有drc有錯誤的話，從錯誤訊息的文字中 ，還是裡面的圖案點2下也會出現錯誤的區塊在那一邊辣= =
真的要憑經驗找，對新人來說你要找到何時辣= =
  U+ B6 N# k# N) v' {, B( X6 \
錯誤訊息中 好像有個綠色的小圖案 可用滑鼠點2下看看喔!

君婷

就是在錯誤訊息視窗裡 左右都有顯示什麼點有問題，如左邊顯示有2點開路，右邊顯示只有1點  ，此layout與schematic不符。
那這左右2邊所顯示的錯誤訊息中 ，記得有符號你去點2下 後再去看layout圖，其圖中有問題的階層他的周圍邊框會變反白，這樣你就很好除錯囉!
' h2 u7 Q# \0 w  A4 t* h尤其是drc更好除錯，除錯速度能更快，因為你都已知drc的錯誤訊息知道那裡違反了rule，只是要查那塊 階層在那裡，所以點2下 讓那塊階層邊框反白 就很快找到，知道怎修改。
而lvs還須思考與schematic那裡有不符了...
$ z0 g4 @* c- Z. e
1 e- x7 d( l: Y' U8 e8 e( \$ f[ 本帖最後由 君婷 於 2008-5-12 11:39 PM 編輯 ]

correct

真的是經驗啦!!!
多看~~久了以後你的敏感度就會出來了!!
# n: H1 x6 _" C) \2 g2 p- e裡面一些英文的關鍵字也要了解

shmiyi

請問這個report要怎麼解釋才對.請高手解答.左邊是layout 右邊是netlist

84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
         S: DGND(0.240,5.040)                                      s: DGND
         B: DGND(0.240,5.040)                                      b: DGND
         G: 75(67.510,8.620)                                       ** no similar net **
         D: DGND(0.240,5.040)                                      ** DGND **
0 X0 K* u" i; _1 o# Z0 \5 B4 Q( R         ** IOENB(39.885,42.410) **                                g: IOENB
3 X0 q6 j4 p5 C7 M" g: _         ** no similar net **                                      d: N_20
-------------------------------------------------------------------------------------------
你的ESD-NMOS GATE端接去火星了
               DRAIN端你接到DGND了
( H( ~- t4 N: H8 r; i, O, E+ ~要看懂REPORT比會點TOOL的亮點還重要
, i9 ~7 }: w2 X" b老師在講你沒在聽

arthur03226

84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
9 E% T" m; h/ o7 z         S: DGND(0.240,5.040)                                      s: DGND
  ]  Z5 g* F5 o3 g( m- @         B: DGND(0.240,5.040)                                      b: DGND         
9 y4 t$ Y/ t; J% @' d7 \         G: 75(67.510,8.620)                                       ** no similar net **
( [8 A  Z, r0 J" {  `/ g         D: DGND(0.240,5.040)                                      ** DGND **
3 b9 b( I" T* X2 z/ ~- C         ** IOENB(39.885,42.410) **                                g: IOENB
         ** no similar net **                                      d: N_20


, n) o8 {' a) f1.source  & body 有對上
. O  F: d% P- C' C# g- `2 c2 K2.gate 端 可能有接上而IOENB這條訊號因為其他原因沒認出來，也可能是沒接上IOENB，所以給流水號，先不管。
  A9 ~; d! @& f* i2 h3.非常明顯drain端應該接N_20你short到DGND去了。