請教有關調folding_cascode 放大器的訣竅

st80069

上面是在下正在做的差動放大器，正遇到瓶頸中...冏
1 Y5 q- z% |' ]在下初入門，設計跟理論之間有極大的差距.....
! n2 t: v6 q8 [8 S+ N在下私心的設計方法，讓M1的電流愈大，則GM愈大，M4，M5的電流愈小，則ro愈大，
所以努力調整小Vb1讓|VGS1|的值愈大，調小Vb2讓I5愈小，
等到M1到了飽和與triode的極限的時候，再調小vb3至適當值
# S- t- r8 P2 o) E9 p9 N
( y% H# n% R. E' G8 P增益是有如在下所預測的上升，不過....頂多卻也才達Vout/vd = 120....
6 ]' \5 ?7 P3 G' _+ g1 b/ P但我的差動放大器想要作為運算放大器用，甚至要運用在regulator上，增益必然要K以上的單位吧(莫名的肯定)，
% n0 U! `* [# n在下使用的是65nm的製程，所以VDD是1.2V，
+ Z1 N4 C( u' I9 C而我VCM的值則是固定在0.6V，
+ v, [, d% I$ t# s7 l看別人範例的OP，也都是把VCM固定在VDD的一半，所以在下也有樣學樣，但卻也不知道原因，

所以有幾個問題跟訣竅想請教各位大大，
1 h6 S  A* B3 p1.VCM的值真的需要固定在VDD的一半嗎??

2.folding cascode的OP，大大的步驟都是什麼?先調整Vb3，在碰Vb1，再調Vb2?然後再考慮是否調寬長比?

3.寬長比初始都是先怎麼設的?例如我就會先設所有MOS的L都一樣，之後只調W不碰L....

0 T! U. k& k; o; N大大可以跳脫出我的問題自立一格的回答喔~~因為可能我的問題在大大們面前是等同大學生看小學題目一樣...
- r9 `! I5 V. m# s/ K  s希望各位有經驗的大大不吝指教(跪拜)~~

hiyato

有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
附上他的paper讓大家研究看看。
0 R: k9 Q. i& h: c

遊客，如果您要查看本帖隱藏內容請回復

st80069

PO上小弟的hspice好了
***********folding*************
6 R9 W) d. R3 i! Z2 a; h0 U.prot
" \" X& ]. C% X. K  C.lib 'xxxxx.lib' TT
.unprot
, {) c" F/ {8 R; x.globle VDD
: }  s' a, V, n8 `$ _9 t* s.param Lp=0.5um Wp1=5um Wn2=1.2um Wn3=1.2um Wp4=2um Wp=8um
3 d% y  u9 m0 d***********description****************
* O. _7 l) f( S( r" e* a$ i9 |' ~- ?*****************
  ^2 B" \! U) Y3 n! [; Y) MVDD vdd gnd! 1.2V
' T# c% K# _# [4 I1 v
VB1 vb1 gnd! 0.74v
4 y0 B/ p. B( I- E) v; X: L" FVB2 vb2 gnd! 0.4v
VB3 vb3 gnd! 0.38v
+ o1 p! \5 Q3 t
# j, M+ @. Z. \. I$ _VCM vcm gnd! dc 0.6v
0 x' u7 J2 A9 A" u, B8 ?$ _  r5 F# oVD vd gnd! DC 0v AC 1v sin(0 0.5 10k)
*VC vc gnd! DC 0V
- |% C, |( ]. E. t# j7 LEIN+ in+ vcm vd gnd! 0.5
EIN- in- vcm vd gnd! -0.5
3 N/ D- O! N( U6 R- H& }*****************
+ X* A" ~0 _( f$ x5 h
& j" C, Y0 r1 D  x/ U( H- XM1 n1 vb1 vdd vdd xxxx L=Lp W=Wp
. \4 Q$ ?# k' a, s2 xM2 n3 in+ n1 n1 xxxx L=Lp W=Wp1
6 \4 k' ~: x: I% ~6 UM3 n2 in- n1 n1 xxxx L=Lp W=Wp1
M4 n4 n4 vdd vdd xxxx L=Lp W=Wp4
M5 nout n4 vdd vdd xxxx L=Lp W=Wp4
1 K/ U% j* D  v: r! ^M6 n4 vb2 n2 gnd! xxxx L=Lp W=Wn3
9 h3 I. S0 I5 ]" p& p; }# uM7 nout vb2 n3 gnd! xxxx L=Lp W=Wn3
) a/ I) B1 D0 O, d0 uM8 n2 vb3 gnd! gnd! xxxx L=Lp W=Wn2
M9 n3 vb3 gnd! gnd! xxxx L=Lp W=Wn2

***********analysis*************
  ^' ^& e8 \) W( F4 ]7 [: P) w% {& d************output**************
.op
.option post
.tf v(nout) vd
.end

5 f. G) T4 j- {# ^# O! @      v(nout)/vd                               = -115.0583
      input resistance at             vd       =  1.000e+20
, Q& `$ @+ ?5 x6 |) U3 f      output resistance at v(nout)             =    1.0725x
增益只有115.... 要怎麼才能升到1k以上勒??
3 T1 j3 R) H* p7 m$ c5 {
1 Q; I  p4 e' u[ 本帖最後由 st80069 於 2008-5-18 02:02 PM 編輯 ]

vince

one stage op with gain 40dB
差不多極限了

st80069

原來如此...原來是到極限了...
因為小弟的解釋跟說明，造成指導老師誤判成後面的部分屬於LDO，
結果反而調不出我要的值，
小弟也跟同學討論了許久，以為會不會那張圖就是整顆OP，所以也開始試著從two-stage的方向下手

' f6 C' p. m! S, O- |
多虧有vince大大的肯定，小弟才敢放手去做

4 @$ o+ r3 F  t3 t  h* m. d4 i不過，現在卻又遇到個難題，
$ L0 I3 p( W& p  N6 ^$ x, t6 x: {電壓值該怎麼調，或者W/L該怎麼分配，
才能讓Mdrive的部份便成SATURATION??
調了整整一個下午，linear就是linear，說不變就是不變....
* h0 e* x, q# {% k/ dM5的VDS怎麼壓就是壓不下來~~~在煩請大大指教囉~~謝謝~~

mbission

MDRIVE的VGS電壓會depend on負載所需的電流(如果負回授成立的話)
- z: W  R4 m9 r6 B$ W. K看起來你是MDRIVE的SIZE(W/L)不夠大,導致你要驅動負載時,GATE電壓會一直往下拉
你可以調看看

vince

能不能說明一下regulator的load是什麼?
* h5 o; k+ @' v1 f3 [: v5 }. ^; U, h因為看起來是IC內部的power
  ]# [: u4 ]1 w; D& B. r$ r4 H5 q需要多少電流?
- `3 l) X( g/ c5 I7 b, y3 |/ |; O: ?% aregulator 的load regulation spec是多少?
第一級OP bias電流多少?
: M- j/ _$ ]& O. }; x8 s這樣比較好提供意見　

kevin

thank you for sharing this material

st80069

謝謝mbission 大大，所以調W/L就可以改變VTH?原來vth會這樣改變的...嗯嗯，我明天去實驗室試看看。
" p7 _) y$ `! m6 l2 r謝謝hiyato大大提供的PAPER......
( J1 E/ _7 z9 j% j3 f9 D/ A回vince大大，
* [  {5 K; T! _3 A/ Y8 P- M7 wload預計是SRAM ARRAY，是作為SRAM的供應電壓用。
0 C" H6 @/ d! C! i剩下的...恩，也不太清楚，似乎是自己設計....
4 e# n- n% b, k1 ]: i所以...就想說先以增益為目標....
- _1 e; \! R' y" m2 ?- d) g4 D
[ 本帖最後由 st80069 於 2008-5-21 12:50 AM 編輯 ]

mdtjason

有資料可以參考嗎?
$ P) I5 Y- I- z( W. E* v. x* J感謝大大們的分享~~~~~~~~~~~~~~`

賴永諭

output應該可以往上再疊一級PMOS load,gain 會不只40dB吧 !!
當然會犧牲headroom

finster

如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
  |" m) o# A* A/ @而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load driving只有一級,而n-load driving卻有兩級,這個樣子會變成往上的阻值比往下的阻值小很多(除非你在size部份己經留意到了,而且己經調到最佳化的情況)
2 @& E7 q8 a; t! P) w不然,gain值應該會被限制住,而且是被p-load driving給限制住,如此一來,不管怎麼調,應該都會被限制住

vince

1. finster說的是對的  可是以你的應用不應該再把PMOS cascode來增加gain
6 R, L4 ]: `* q. `) v   原因是kbgriver所說的  
4 C, j( O& p. t  ^  v  W8 U  e2. 以你的應用來說 你不清楚load current 是多大 甚至你的load current
   是會一直變的 當你的load current 太小的時候 cascode 的pmos應該會跑進linear region
   做了也是白做
3. gain大有他的好處  可是over design只是增加自己的困擾
7 R, }7 d$ ]/ f. j- W) q( m   所以你應該是要去算一下你到底需要多少gain
4. 如果你是學生  而這個不是你論文的主要部分
8 t" R4 f& o! ^& R/ X' C   那我會建議你用更簡單的架構
& F. I& [( j2 l, X6 l0 V   甚至把frequency compensation 改成用外掛大電容的dominate pole compensation
) {: `; p% c; u6 {   除非你的很清楚你的load是什麼  你的頻寬是多少 不然你目前的compensation是有危險的
5. 你的VCM就是你的Vref 不是1/2 vdd
6. W/L 不是三言兩語可以說完的  不過  少用最小L就不會太離譜了
7. 指導老師誤判  =>  你有找對老師嗎?? 找沒經驗的老師做類比電路  請保重
8. 今天話有點多  不好意思

squallscer

XDD
. j* ]# K5 g/ o. a不會拉，vince大大見解非常的寶貴唷！
! v$ L% j* h0 I/ G5 s& d( ]# h$ |更謝謝finster大為我提供的建議，
' v; B0 W. E. {0 }! b看到各位大大為我解答，讓我求助無門的情況下感動非常了
! g6 v) m% n$ F' Z( ~/ ]  h恩，我現在就試試各位大大的方法，跟建議，
' x  [, e6 M) |: G' z( P* p$ e  g我試完後的結果再跟各位大大報告！
# B1 \3 g( ^/ O( V) f4 b7 L謝謝大大們的不吝指教....
(話說....我的專題老師....可是很強的老師....與其說造成他的誤判，還不如說他因為趕時間，而我的意見又很多，他反而覺得都有可能，只是他傾向試上面的方法...對老師真是萬分抱歉啊)

恩恩~~~對喔~~~Md處的地方，看RAZAVI後，就TWO-STAGE來說，應該再底下再接一個NMOS，給他負載，並且提供電流...
而我這部分如果以TWO STAGE的觀點來看...好像根本不會有直流偏壓的樣子....
除非如vince大大說的知道LOAD的大小跟電流經過...而小弟LOAD處，是顆sram...
小弟由此推得...後面是LDO當接OP正端回授後的產物了....哎呀呀~~~
9 Z- G& P2 r0 J/ Z7 l1 _
3 g5 D5 ^5 j: G  v# }' `[ 本帖最後由 squallscer 於 2008-5-22 09:42 AM 編輯 ]

st80069

咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
- G/ K6 m+ r3 f0 A: w# {4 R(昏頭)
抱歉抱歉....
) e! \5 P9 h4 M. y4 ^finster大大說的....是指沒有MD和MC時的設計嗎??
+ ^6 c  _( q3 h& r8 r9 b) d恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

[ 本帖最後由 st80069 於 2008-5-22 09:51 AM 編輯 ]

jerryyao

原帖由 hiyato 於 2008-5-20 08:35 PM 發表
! E0 f& L0 Z& o% H' h6 r9 G$ h有看到香港大學Philip K. T. Mok教授的paper裡面有出現過，
- @' |) u6 _1 {; f2 i  B/ Y附上他的paper讓大家研究看看。
0 o) [) }% p1 w. F8 ^! ?& [* h  o5 a**** 本內容被作者隱藏 *****

1 I$ N9 M# N* n* Y+ L. ?regulator領域是我的下一階段要做的目標，看別人推薦的paper比自己是找有效多了。
  |. o. w: E& G 要錢以後再說。

2 m1 w# j3 Y' f[ 本帖最後由 jerryyao 於 2008-5-22 01:26 PM 編輯 ]

finster

原帖由 st80069 於 2008-5-22 09:46 AM 發表
咦?
話說剛剛才發現，小弟忘了把同學的帳號登出而po文......
(昏頭)
抱歉抱歉....
# }3 S! N! e/ M" ]9 X; pfinster大大說的....是指沒有MD和MC時的設計嗎??
恩...那應該是我的寬長比設計的問題了...
我重新再重推做一次...

) d9 N9 x$ Q" Q  G6 X. b* a  P5 U. y

不了解你指的MD和MC的縮寫意思
我個人在設計fold-cascode時,其實會先設計bias電路,因為bias電路會間接(有時候是直接)決定fold-cascode的performance
因為,我以前曾遇過當我發覺到我的OP的gain己經調不上去時,我以為己經到極限了,後來在檢查我op電路各點電壓時,才驚覺原來是因為我的bias電路而限制住我op的gain,難怪我的op的gain一直上不去
- O  ^: b* ?) z; j4 g自此之後,我才學到原來bias電路對op而言,也是一個很重要的設計重點,而這個bias電路,卻是很少人有花心思去看的

st80069

喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
/ y' O+ J( m' p& u5 G* [很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
) q- g" o* s6 b% t/ t3 b$ V+ L發現OP的學問，還真是多....
唉...小弟新生入門，很多問題，還請各位大大們不要見怪~~~很謝謝大家~~

) ?$ p" Q; a$ K從上面感覺起來，finster大大是先給定電壓囉，然後如果沒達到飽和，就只調W/L比?
$ h. i, }% P3 Y: ?. A! n( ~, |
% ?1 B' v* N) }! D$ }' {! s恩.....原來如此...
$ L$ x, S' q/ m0 w( M今天發現了一個問題.....小弟的功率真是省到了一個極點....
電流總共才20u....致使M6，M7的gm小的可怕，增益因而不能提升....
5 c, i5 E" R2 b- h8 J% o* f( f0 I也就是說，如果能維持電流情況下調升W降L把gm7上升10倍，就能達到60dB了，YA~~
  |/ D1 f2 w: Z  u結果失敗....
: k, o% c% C5 ]8 z$ J真是牽一髮而動全身....一調就全部變樣....SAT，LINEAR都要重新....
- A8 w7 _4 b5 Q9 I大大們的精粹，小弟一時還真是難以上手....真是對不住啊....(慚愧)

finster

原帖由 st80069 於 2008-5-22 10:50 PM 發表
喔喔~~漏了感謝kgbriver的建議，因為這是專題上面的指定....
小弟才疏，怕亂修改會影響後面的設計，所以只敢乖乖仿學。
很謝謝kgbriver的寶貴意見~~~
看finster大大的解說，
發現OP的學問，還真是多....
! K+ f2 z2 [; w' w$ c/ H! @唉...小 ...

! B5 {' T5 H& |9 r* @我想,你有點誤會我的意思了
  h; a. h6 j; Y& J+ O3 k# k在設計op時,尤其是folded-cascode op,我建議一定要把bias circuit加入一起作模擬,若是直接給一個定電壓作bias雖然也是可以,但遠遠及不上實際的bias circuit來得好,而且bias circuit所產生出來的電壓未必真的是定電壓,它也會隨著製程,電壓和溫度而有所變化,所以folded-cascode op我個人是強烈建議要加入bias circuit一起作模擬
而我前面所言,有時候bias circuit也會是限制住op的gain和phase margin的一個因素之一,因為bias circuit若設計不好,也會影響op

st80069

原帖由 finster 於 2008-5-21 02:03 PM 發表
% F2 X0 N# G' ~2 q: q& L如果你是用wide range的fold-cascode OP,我覺得op的gain應會超過40db,一般我設計的fold-cascode op大概都可以到達60db以上(在ss corner)
% B+ f! c5 I. M8 V! p" h而且,照公式推導來看,output阻抗是從輸出往上和往下看,現在你的p-load drivi ...

# A/ x; V$ n5 M- p$ Z. k0 D9 [9 T: b& E
嗯...3天來測試發現...結果，如果只有一級，那電流鏡那端的電流就必須極小，彌補不夠的電阻，不過...卻也為了彌補...結果導致gm7的值極小而必須加大w，或者固定小電流，gm7ro7(ro9||ro2)同時放大寬長....
哀....然後面積就變得超大超大....