supply clamp and I/O clamp ESD

ywliaob

Supply clamp ESD need to  consider both holding and trigger voltage
I/O device clamp ESD need to consider only tyigger voltage
5 v7 n% N) L: N& I9 q& b# |5 ^+ h
請問這是為什麼?有誰願意解釋一下
感激不盡

m851055

I/O is trigger signal，Vdd node is constact voltage,so consider holding voltage

ywliaob

謝謝你的解答 總算瞭解囉∼∼
再請教一下
' g6 P8 b- u( e' P% f# [2 d假如已經有對VSS與VDD的ESD 保護電路
還要需power clamp電路嗎???

skyboy

您的意思是否是指,  power pad 已經有保護電路, 是否還需要在一般 I/O Pad
3 f7 _) L$ \% Y  _  @6 u裡做這個 device??
' {  T5 m- q: r
曾經問過 foundry 的人, 基本上是能放就放, 不然在這個 mode 發生 ESD 時要
! j- A- i8 w! M& D+ U全部靠 power pad 的 power clamp 線路來釋放 ESD 效果可能不佳...
1 x: k1 @) m9 V1 ~可以看一下 design rule 有沒有提到這段, 有些會規定 chip 單邊每一定的長度
power clamp device 的 width 累積要有多長...所以一般是除了 power pad 以外,
! ?* O% N5 D; I" @" L/ N7 J% N5 G一般 I/O pad 能放都會放, 另外因為 floor plan 產生的縫隙也會儘可能塞這種 device..

+ |  g9 r" i+ L& e: `寫了一堆, 不知道是不是您要問的問題...

ywliaob

foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
1 s: e( T! p# t1 q$ u( x& C經過你的解釋總算比較清楚~~
感恩~~

scy8080

原帖由 ywliaob 於 2007-8-28 12:08 PM 發表
foundry 提供的design rule 　是有規定power line 多長需搭配一個power clamp device
經過你的解釋總算比較清楚~~
感恩~~

' g/ j5 e+ J" Z; F7 P* S
  R/ g. n# T4 l: p6 G+ h6 E如果fab没有相关的designrule,经验值是多少？

odim

foundry的guideline基本上是1000um放一個,
7 G9 b) l" H2 }2 c, W& B; b9 g, S實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
而更先進的製程進一步規定需小於1 Ohm.

ritafung

請問你們使用哪一種類型的I/O cell設計?
4 R, l5 S! ?/ I. j0 i
) R& p3 |( M  V5 Z+ D! g1) Local cell (PDIO + NDIO) + RC trigger clamp
" X8 E  G/ M- ~2) Local cell (GDPMOS + GGNMOS) + RC trigger clamp
8 x' W' k; \. n% b7 R$ I2 y3) Purely GGNMOS

For RC trigger clamp, how much RC do you design? My company needs 4KV HBM.

cthsu1

看是哪一家製程
- e# `- [4 U8 b2 W2 xRC設計大於 100ns 小於 1us 即可
4 `) H$ T5 _: M/ w4kV 的話  NMOS 要化大一些

semico_ljj

原帖由 odim 於 2008-3-20 09:56 PM 發表
foundry的guideline基本上是1000um放一個,
實際上的概念是任何IO對power clamp的metal 阻值小於3 Ohm,
; h! x; I' [7 o) F5 v- X! @$ L而更先進的製程進一步規定需小於1 Ohm.

. e9 T. B% n( Z6 _3 J
& @& x$ {& T+ n0 Y' W+ m这个我也听说过，应该是比较好的经验值！不过power clamp的metal 阻值小於3 Ohm,比较难实现！

semico_ljj

原帖由 cthsu1 於 2008-9-8 11:15 PM 發表
: ?; F- S  G$ Q. c+ ?看是哪一家製程
6 r, ]5 K' ^! o; r  ~; M  f) t2 sRC設計大於 100ns 小於 1us 即可
: J) \* p8 Y) Q4 d4kV 的話  NMOS 要化大一些

2 y" u5 n2 q0 F- H( |0 [7 a% J5 ]0.5um process的话，到5KV没问题，0。35um以下4kv可能也可以！……………………

ritafung

我現在做的是0.13um,要4kV,而且是multi-power domain,有點困難...
Layout 的要求非常高! 但是永遠實際上是做不到~~~trade-off~~

semico_ljj

0.13um,要4kV?呵呵，有点难，不过论文上说可以到5K∼6K，可以查查看！