請教全差分三層Fold-Cascode OTA偏置電路的設計

sumig

各位大大前輩好，小弟想請教個問題。

小弟要設計一個3.3V電源供電下的全差分三層Fold-Cascode OTA，可是在Bias Circuit的選擇上遇到了困難。
, Z0 l- u9 `' M$ E' G
小弟根據兩層Fold-Cascode OTA大擺幅Bias Circuit，設計了自己的三層Bias Circuit電路（如圖所示），還沒有開始模擬，只是在推算可行性。

請問各位前輩，這樣的Bias Circuit合理麼，能夠實現麼？
- w7 N8 f  V( c' V
, z+ v1 t+ a6 O4 p  D8 i還有，CMFB的理想輸出共模電平，我想在圖中紅色橢圓處引取是否可以？現在還沒有加入共模回饋電路。

2 H( [$ ?* I7 q懇請各位大大前輩不惜賜教。

: T3 m$ o! N' A8 ]$ N& f[ 本帖最後由 sumig 於 2008-10-24 07:26 PM 編輯 ]

finster

我個人是不建議你的bias用到6級的diode connector,因為串接愈多,所需的Vt愈多,反而會更加限制住bias的工作電壓,尤其是工作電壓不高的電路上,很容易一下子就會被卡住,如果是那種工作電壓高於5V以上的電路,用6級是沒什麼問題,但若只有3.3V,個人不太建議
若你是全差動電路,那CMFB也是要differential的方式取出,若只取單一邊,那就會有問題,而一般CMFB是由輸出取出,若你是由輸出取出就不會有問題,若不是,建議你要推一下電路架構會比較合適

semico_ljj

可以用“三層Bias Circuit電路”，但是会很耗面积，因为Vds要取得很小！还有如果电压到了3V甚至一下的话，会很难做！供电稳定在3。3V以上，可以尝试！

sumig

謝謝finster前輩的耐心解答，前面已經看了您在其他帖子�的回答，受益匪淺。也謝謝semico_ljj前輩的解答。

因為我的輸出擺幅只要Vpp=1V就可以了，所以想3.3V下，每個管子分配0.25V到0.3V的過驅動電壓，再考慮一定的余度，應該可以滿足要求了。
% L: k( ^5 T( s
) ^- f6 h1 L* Z2 ^( j* l% z按照系統指標以及570V/us擺率、2.5pF負載電容的要求，我最終定下的尾電流Iss=1.2mA，可是覺得這個值好像比較偏大，導致預計功耗有7.92mW之多(且未考慮偏置電路功耗)。

' R5 A( X2 n7 {$ w4 w對於Triple Folded-Cascode OTA，我覺得Bias Circuit是個難啃的骨頭，三層共源共柵電流鏡的管子飽和狀態不大好調整，每個管子尺寸調整的余度挺小的。
) y0 g; I) z$ R1 K
我先模擬了一個兩層的Folded-Cascode OTA，Bias Circuit按手算值，很容就調好了，然後嚴格按照電流比例鏡像到折疊運放，所有管子都能正常飽和工作，但是令人遺憾的是電壓增益只有5倍多一點，我想應該是偏置點設置的不對，重新調整Bias Circuit參數，設置合適的偏置點，但是對增益提高的影響並不大，至多到20dB（10倍）。

+ t0 M& a3 N) T$ x9 t! h& ]  N我想折疊運放中共源管和輸入對管對增益的影響十分巨大，所以對其進行調整，但增益仍不見起色。
( a1 i) x7 N1 @
* N7 y: l2 g& ?( f9 u雖然說gmro和平方根下的WL/ID成正比，但是我打算所有管子溝道都采用最小尺寸以減小寄生效應（自以為在當前工藝水平下對最小尺寸的應用不再那麽嚴格），所以不能通過增大WL和減小ID來提高增益。
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* k6 q0 d$ B3 {: b) d我現在想不明白的是，增益無法進一步提高，到底是偏置點設置不合理呢，還是折疊運放管子W/L手算不合理呢。

另外我查看各管子的工作點後，計算發現NMOS的Kn（即unCox）竟然有400u，而PMOS是58u(符合我查看模型文件的估算值)，兩者之比達到了6倍之多，遠非2~~3倍的關系。不知道是模型還是其它什麽的原因，這是否正常。
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: b$ a6 S! r% B. L+ z至此，我認為應該是我剛開始查看模型文件時Kn估算錯了，於是重新手算NMOS的W/L，可是調整發現增益還是在20dB左右徘徊。

, s2 W2 ~4 [7 y- Y+ m) u9 }$ J然後重新計算調整，結果還是很失望，增益就是上不去，反反復復，我都要抓狂了。
# G$ `% A9 r$ K
) r; i8 s$ \. f# I4 p3 k自以為兩層的折疊運放是很容易調試的，可是這些天的辛勞沒有换得一點進展，真是憋屈得要哭死了。
" w7 k, t' c; f# Q( z2 v8 f
# n5 @8 t2 B4 N( `/ r* P' }還請各位前輩幫小弟看看，我的問題到底出在哪�了，是不是我犯了什麽致命的錯誤。期待前輩指教。

# ?" h5 a# ]5 D% s2 ~[ 本帖最後由 sumig 於 2008-10-28 02:18 AM 編輯 ]

finster

你的gain值昇不上去,我覺得可能是因為bias電路的緣故
誠如你自己所言,二層的high swing cascode bias會很好調,相對的其所產生出的bias voltage也比較OK,但若是用到三層的high swing cascode bias,視必要壓縮到各個PMOS/NMOS的工作電壓範圍,而且,也會間接限制住folded-cascode OP的gain和phase margin
因為你的bias電路限制住可以工作的電壓範圍,故而使得folded-cascode OP的gain值也被限制住

semico_ljj

"但是我打算所有管子溝道都采用最小尺寸以減小寄生效應（自以為在當前工藝水平下對最小尺寸的應用不再那麽嚴格），所以不能通過增大WL和減小ID來提高增益",不是很了解，一般做模拟，特别是最上面的PMOS和最下面的NMOS的都取得较大，中间的L可以适当取小一些，这样Gain'和PSRR都会好一些！
还有我觉得你的BAIS确实没选好，要再仔细算一算！

semico_ljj

如果还是没改善的话，建议你把带W/L的图贴上来，帮着看一下！Gain我想50∼60DB应该是没问题的！
  [) g: M9 l8 r/ {+ z8 u还有你的N迁移率达到400了，很大啊，TSMC都没这么高啊，有算错的可能吗？？！！呵呵！P的60左右差不多！

semico_ljj

还想到一点，N的到了400很大了，迁移率太大不好，会更早发生速度饱和现象，所以一般厂家不会把这个值做的太高的，你有可能算错了，我觉得300一下比较正常！

sumig

謝謝semico_ljj前輩，看了妳話有種醍醐灌頂的感覺，真的很謝謝妳詳細耐心的解答
) G- g% h) l0 b5 k) ?- e; ~9 t
; i7 y8 ]. U. t5 p$ P7 c4 T6 H小弟初次做Folded-Cascode OTA，對于各個管子取值沒有任何的經驗，手算的值估計偏差也挺大的

" E1 H) \' |7 t/ G' R- e我先按照妳說的調壹下，如果不行就把圖發上來，請前輩看看

0 a3 [, i8 u# P; S+ r我今天剛把壹個兩層折叠OTA的管子的寬長放大了兩倍，然後增益達到了35dB，可是帶寬下降的很厲害，寄生太嚴重了，是不是我寬長比太大了

我Bias Circuit各支路鏡像的電流正是我想要的值，然後我按照比例關系得出OTA部分的W/L，沒有考慮偏置電壓的東西，這樣子可以飽和，就是增益很低
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我感覺自己犯了致命的錯誤，具體說不上來。 還有，我的工藝是SMIC 0.18um 3.3V
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0 E% S, L: `+ i: j! y# p7 `" f6 E[ 本帖最後由 sumig 於 2008-10-30 02:49 AM 編輯 ]

semico_ljj

“我的工藝是SMIC 0.18um 3.3V”P的迁移率50∼60，N的不会超过200的，我指的是3。3V的器件，因为他们采用的是厚栅氧!1.8V的器件会大一些！

semico_ljj

呵呵，手算了一下，1。8V的器件NMOS的迁移率范围是在350∼400之间，是很大。以前没注意！

sumig

繼續向前輩們請教，小弟感激不盡

% O& s) R% @& a% b8 }9 f& _6 ~這是我偏置電路中一個NMOS的工作狀態
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% s! M. [! O, i' C% Q" }可是Vgs-Vth>Vdsat，按照前者計算的Kn是140左右(符合從model計算所得)， 按照後者計算的Kn是372左右，調用的是n33和p33的管子

/ \& N0 o) Z+ i* z所以曾經在這個問題上困惑了，一值把Vdsat看做過驅動電壓（哭死），現在看來好像是錯誤的，應該拿Vgs-Vth和Vds作比較

' |3 d; k- Z# M0 \* |9 D請問前輩Vdsat實際上是指的什麼值
. P/ Z6 k5 O- `$ h; w
還有另一個圖是我的輸出波形，電路在啟動好像不穩定，我此時的負載是2pF，然後不帶負載進行模擬時，還是會出現這種問題，似乎是管子寄生太嚴重了

' G, I* u* u1 U9 c& i5 h# f[ 本帖最後由 sumig 於 2008-10-30 05:41 PM 編輯 ]

semico_ljj

是用spectre仿真的吗？这个简单便捷！NMOS所谓工作在饱和区是指Vds>=Vgs－Vth，Vds<Vgs－Vth时，我们称之为线性区！从贴的图来看，Vdsat可能是指Vgs－Vth的值，当然这是一阶表达式，在level49里面（即仿真里面），是多阶的！

semico_ljj

还有一点提醒，就是“三層Bias Circuit電路”可能比较难以设置偏置点，因为Body Effect比较严重！
Body Effect可以参考模拟圣经三本书，都有涉及！

semico_ljj

如果不是特别需要，请改成两层的，这样手算比较方便！说实话，这种还真没经验！没做过！

sumig

問這個問題已經有很長時間了哈，有很多大大前輩的指教，自己明白了很多

" J9 b4 p" c. ^3 M* H自己經過恩多的努力的手算和調試後，終于發現了問題的所在，就是因爲我偏置電路雖然飽和的了，但是偏置點不夠合理，無論電流如何精確的鏡像比例，增益就是達不到

修改了偏置電路，然後嚴格的按比例鏡像電流後，Folded-Cascode OTA部分基本沒有調試，仿真結果顯示增Av=64dB，fu=600MHz，PM=64

$ m1 \% u2 `! O' }; C0 I3 Y正如前輩所言，偏置電路是最關鍵的，先把偏置電路調好後，按照電流鏡像比例的方法，運放部分的W/L壹下子就知道了，基本上不用再調就可以達到要求了

semico_ljj

可以尝试Gain 做到75dB以上！其实三层cascode不实用，做为练习吧！