pn junction的esd如何畫比較好？

gyamwoo

我在課本中和同學有提到在訊號線上用兩個逆偏的diode可以當作esd的簡單的裝置。而且在layout中
也可以解 anttena rule的錯誤。其電路圖如下：

4 }: O/ z: G# K9 E; r而我畫的layout圖如下：
( O: ?7 w9 G; x. o5 z" C

' V: J4 K5 T7 D2 }+ u! n我現在有個疑問。因為這個不是lvs會被認成二極體的，所以rcx抽出的postsim應該不會有這些diode。
5 a2 y: ?$ X* t+ l" \+ @0 \" k- ?; n我是想要知道在台積電的0.18um cmos製程中。這樣的pn接面其特性是如何？
# I0 M9 Z, \6 a8 g1.pn接面導通的電位多大？跟pn接面的面積有沒有關係
2.導通電流多大？跟pn接面的面積有沒有關係
3.逆偏崩潰電壓多大？跟pn接面的面積有沒有關係

3 R* L( {/ K# T8 P+ P拜託有人能給我一點指引，謝謝。

gyamwoo

補上
電路圖的連結：

3 `0 @% i6 b& O% {9 \layout 圖的連結：
- c% U9 C. G. V% i9 c

CHIP321

. m% N+ H, M- S9 ~/ x通常我们IO的ESD会选用fab提供的结构，尤其是数字部分，diode做ESD在效率上没有GGNMOS或者SCR结构高，
- d' T% ?- c! ?# O2 q/ v8 j( j* D通常会用在两个需要做简单隔离的 地或者电源 之间才会采用这样的结构，
+ r- _) n8 X# e% r0 o2 b! ]9 Z' P击穿电压与面积无关，只与PN注入浓度相关，但是小尺寸，导通内阻大，能量耗散面积小，结构比较脆弱。
具体VBR值手册会给出的，电流就很难说了，要参考HBM 模型来仿。
两个管子size有同PAD面积一样的差不多应该可以zap到2k，cont的接触尽量均匀一致，可以参考ESD Circuits and devices - Steven H.Voldman

iamif520

怎麼都看不到圖片呢?
是沒回應嗎XD

ritafung

diode 是需要power clamp來配合的.而power clamp可以是GGNMOS, SCR, RCGTNMOS等.
$ v( y. O, E) i0 ^diode 的好處是面積少,對fine pitch的pad來說是非常好用的. 但是我們要注意diode 跟clamp的距離不能太遠!
! j" g& B1 R. |. J! o4 Z( D/ udiode 的通電能力是跟周界有關係的.而diode 的area是跟電容有關係的.所以,如果要針對high speed 的digital pin,diode 確實是很好的方案!
* T- N4 h2 v. D( Z
但你要千萬記得diode是不能單獨使用的,它的reverse breakdown 是非常差的!