pn junction的esd如何畫比較好？

gyamwoo

我在課本中和同學有提到在訊號線上用兩個逆偏的diode可以當作esd的簡單的裝置。而且在layout中
- O3 d! q0 I- s  a5 w7 q; v也可以解 anttena rule的錯誤。其電路圖如下：

, Q1 X. }' O" C. B5 s8 F而我畫的layout圖如下：
6 \4 S. H& R! D. W# }0 u  ~
: D  ]  H4 X  G$ Q4 i
我現在有個疑問。因為這個不是lvs會被認成二極體的，所以rcx抽出的postsim應該不會有這些diode。
2 _- E- H. W, A2 O* Z9 L我是想要知道在台積電的0.18um cmos製程中。這樣的pn接面其特性是如何？
5 h& D: `+ k3 C" V1.pn接面導通的電位多大？跟pn接面的面積有沒有關係
0 c0 y6 P$ C" J# W! Y2.導通電流多大？跟pn接面的面積有沒有關係
3.逆偏崩潰電壓多大？跟pn接面的面積有沒有關係
! }* Z6 s. _+ _. T
( }5 D6 g5 v$ C1 O拜託有人能給我一點指引，謝謝。

gyamwoo

補上
  k0 h+ g* C$ x; m, M電路圖的連結：
9 e' a! q; W4 v, r& V- J9 l
# Q, C. Q8 d0 X! H  i8 dlayout 圖的連結：

CHIP321

通常我们IO的ESD会选用fab提供的结构，尤其是数字部分，diode做ESD在效率上没有GGNMOS或者SCR结构高，
# Q, a3 d, {/ q; h  t: q/ g通常会用在两个需要做简单隔离的 地或者电源 之间才会采用这样的结构，
击穿电压与面积无关，只与PN注入浓度相关，但是小尺寸，导通内阻大，能量耗散面积小，结构比较脆弱。
具体VBR值手册会给出的，电流就很难说了，要参考HBM 模型来仿。
两个管子size有同PAD面积一样的差不多应该可以zap到2k，cont的接触尽量均匀一致，可以参考ESD Circuits and devices - Steven H.Voldman

iamif520

怎麼都看不到圖片呢?
是沒回應嗎XD

ritafung

diode 是需要power clamp來配合的.而power clamp可以是GGNMOS, SCR, RCGTNMOS等.
8 |& w; b1 J* B; Z: Y" tdiode 的好處是面積少,對fine pitch的pad來說是非常好用的. 但是我們要注意diode 跟clamp的距離不能太遠!
diode 的通電能力是跟周界有關係的.而diode 的area是跟電容有關係的.所以,如果要針對high speed 的digital pin,diode 確實是很好的方案!
3 ?- t. ?+ G2 _3 P" V
* ^$ k+ w( B  }  ^+ ^2 t* t- C但你要千萬記得diode是不能單獨使用的,它的reverse breakdown 是非常差的!