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[問題求助] 菜鳥求問 - 釐清觀念

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1#
發表於 2013-3-25 01:22:24 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
各位先進你們好:
6 D4 M5 D$ e8 c4 Z) ]  小弟應該算是初次"認真"接觸數位IC。所以想釐清一下自己的認知是否正確,之後的資料自己找起來也比較有頭緒。
) g3 @, ^- t9 e* I
' P7 [6 I: z: m2 l9 \" c! B- P+ j在學校的課程中大致上知道數位IC的流程如下:
* L* ?* c" y$ i% y2 `! |) r根據需求,先寫個基本的流程。
, Z( z6 @* Q; }然後利用Verilog HDL(或VHDL)撰寫之後,在ModelSim(或QII)上進行模擬。5 ^* q( _  m( r& q
如果正確,再燒錄到 DEII(或FPGA)進行平台進行再確認即可。 ( ?$ n7 q6 `5 T
  ~5 H/ k+ ]; }3 C: w1 v
但是,如果要做成可以下線的IC(MOS那種),中間不是需要將 VHDL code透過軟體自動合成電路(Layout),然後再進行DRC、LVS...等驗證嗎?, [1 v' W# j( `9 U/ j6 y
這算是Referenced Flow for Cell-based IC Design 嗎??
& j& O% @  n% ^
5 u, o6 }/ H+ L: W5 c) e再請問,電路合成軟體一般都是使用哪一套工具?是Synopsys的工具?還是Laker? ( R  y" D5 \, F3 N" \" P7 q  k5 @4 l

  u) r4 D4 [+ w- i3 ]麻煩各位先進幫我釐清觀念,越詳細越好,謝謝!
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2#
發表於 2014-3-26 21:43:35 | 只看該作者
第二個問題的話,我是使用Synopsys做合成,是學校提供的。
3#
發表於 2015-4-9 16:40:27 | 只看該作者
本帖最後由 sieg70 於 2015-4-9 04:42 PM 編輯
5 a) ]% ^8 W# b. H8 R. b: S' H+ _+ _- {
你的經歷只能說是數位ic設計中的一環 (prototyping).
( c1 ^- w4 z) l( e9 @& }7 Z  g# l. q# l
數位ic設計, 以學理上大致分 design entry , synthesis, PAR 這幾個過程6 H' H5 d( q, z1 h0 s6 J5 D
其中每個環節都有不同公司的產品可以選用, 比如 synthesis 這環就有synopsys的 design compiler 跟 cadence的RTL compiler+ b: I" b* L* |
還有在各環節間還有驗證的問題, 從simulator到更完整的 prototyping, 也有不同的公司在做.
7 \: r7 I8 X- [4 n& s# \7 \所以, 只要是做ic設計的, 一定都會組合出一條 完整的 tool chain, 從最前面的 design entry到最後面的 PAR, validation, 都會選好 tools, 這就是所謂的 DESIGN FLOW.(有錢的公司就會買比較powerful (貴森森)的工具, design flow也會更完整, 沒錢的公司買的工具就比較陽春, 就要靠員工的肝來補...噁, 我不小心講出來了...)0 B* J8 g6 M- p( F6 I# q% S9 |# \
設計會成為一個流程, 你要一步一步走, 這其中又會牽涉到管理, 工具程式 (都是為了降低成本與開發時間, 及提升效率) 以避免投片後生產出來會哭哭....
! d& N) Q, }! U; q) @8 w3 [# s0 k9 p* L
! {1 |. Z2 j  [; m" K4 S; ?而根據你所說的部份, 是最後面validation過程中, 大都會採FPGA protyping的方式來確定所設計的電路功能是否work, 來決定是否再往下走 (看要不要下線)  H& Z) {$ l- q- V2 e/ A$ K" q
. Y: m( p* n1 O7 T
若要更清楚的話, 請到CIC去上課, 投資一下自己.8 _! w7 d0 f) I2 Q& i' l& H5 `# u& X1 t

8 i6 B) _. A9 B. Z
5 B. [% l* F, E4 B2 C, S
% `* ^: j$ Q% y* O& o+ |: o- h, G2 m3 h

6 X$ \$ W. i7 F. C( f/ B8 D4 y. W
* C; s  m  C/ }3 |
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