Modelsim的錯誤訊息

w10789173

我寫了一個testbench,但是透過modelsim來驗證結果,卻得到以下的錯誤訊息,請有經驗的人指點我一下,謝謝!
# Loading C:\FPGAdv72LS\Modeltech\win32/../ieee.std_logic_arith(body)
# Loading C:\FPGAdv72LS\Modeltech\win32/../ieee.std_logic_unsigned(body)
# Loading work.tb_memory_64(behavioral)
# Loading work.memory_64(behavioral)
( A* G8 G, `# r- F# ** Error: (vsim-3817) Formal port "clk_l" declared in the entity is not in the component.
: M4 \% j( _+ y( x6 e#    Time: 0 ns  Iteration: 0  Region: /tb_memory_64/uut  File: C:/Documents and Settings/Simulation/®à­±/RAM64/memory_64.vhd
# ** Error: (vsim-3732) C:/Documents and Settings/Simulation/®à­±/RAM64/tb_memory_64.vhd(37): No default binding for component at 'uut'.
#  (Port 'clr_l' is not on the entity.)
( ~8 H5 n# k8 o+ A' n#         Region: /tb_memory_64/uut
# Loading work.mem_coldec(arch)
# Loading work.mem_rowdec(arch)
" V( t/ `/ P8 _. ^: u, }, N4 q+ m# Loading work.mem_matrix(behavioral)
; m! d0 g3 Y: I4 \7 W7 [" q# Error loading design
-----------------------不是很懂為何有這錯誤訊息!?

tommywgt

去找一下這個程式tb_memory_64.vhd
9 V. Q$ E. t% T: S並且serach一下這個信號:clk_l

看來問題只有一個而已


* F* |/ b  Z9 `2 \另外建議你換個工作目錄, 最好是類似這種的 C:\WORKSIM\...
4 k) q/ E/ K3 f1 _' u重點是簡單點的, 目前我在ModelSim沒遇過目錄的問題, 但是有天你也許會遇到有些tool會挑工作目錄名稱的
總之, 這也是好習慣之一

jeryuan

可能是IO宣告不一樣或有少的關係
3 ]5 ~; g/ V3 |: O# h! F工作目錄的確放在同一個資料夾下會比較好
5 b( Z2 f# R# I! r% B) J" D像QII常會工作目錄的關係讓你沒辦法COMPILER~