Modelsim的錯誤訊息

w10789173

我寫了一個testbench,但是透過modelsim來驗證結果,卻得到以下的錯誤訊息,請有經驗的人指點我一下,謝謝!
8 B0 L5 n" |8 s  P# D8 [# Loading C:\FPGAdv72LS\Modeltech\win32/../ieee.std_logic_arith(body)
  b+ [& ~6 x, u1 ?& d4 H# Loading C:\FPGAdv72LS\Modeltech\win32/../ieee.std_logic_unsigned(body)
' ~8 r4 W9 t7 y9 u# Loading work.tb_memory_64(behavioral)
# Loading work.memory_64(behavioral)
9 `; u5 X6 |+ d, ]5 Q' ?3 k6 O8 f# ** Error: (vsim-3817) Formal port "clk_l" declared in the entity is not in the component.
#    Time: 0 ns  Iteration: 0  Region: /tb_memory_64/uut  File: C:/Documents and Settings/Simulation/®à­±/RAM64/memory_64.vhd
4 F- \: I$ k. z* ~. I# ** Error: (vsim-3732) C:/Documents and Settings/Simulation/®à­±/RAM64/tb_memory_64.vhd(37): No default binding for component at 'uut'.
9 W: |1 U+ f" k0 P#  (Port 'clr_l' is not on the entity.)
9 r: T1 Q$ `% u* I#         Region: /tb_memory_64/uut
# Loading work.mem_coldec(arch)
3 a$ ^4 L, {4 t4 g6 X# X) H# Loading work.mem_rowdec(arch)
# Loading work.mem_matrix(behavioral)
# Error loading design
2 I) Z* _2 {" h-----------------------不是很懂為何有這錯誤訊息!?

tommywgt

去找一下這個程式tb_memory_64.vhd
並且serach一下這個信號:clk_l
6 g- a0 a: x' R4 h
4 s) x& w  N6 j看來問題只有一個而已


另外建議你換個工作目錄, 最好是類似這種的 C:\WORKSIM\...
重點是簡單點的, 目前我在ModelSim沒遇過目錄的問題, 但是有天你也許會遇到有些tool會挑工作目錄名稱的
3 r+ r3 p' v7 c% t; t總之, 這也是好習慣之一

jeryuan

可能是IO宣告不一樣或有少的關係
$ H  E5 `' ?! `! [) @工作目錄的確放在同一個資料夾下會比較好
像QII常會工作目錄的關係讓你沒辦法COMPILER~