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[問題求助] SDRAM/DDR PCB Layout怎麼做比較好

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1#
發表於 2007-10-28 18:43:20 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
請問SDRAM (或DDR)在PCB layout(for 4 or 6 layer)上有那些layout準則須要注意0 A$ x/ `0 Z* o3 i" q! g4 j- f
才可以得到最好的EMI或noise效果4 d& j% ^* m: `6 n0 H8 D6 d
5 C; U. q( k) Z& o# t+ D
目前已知的rule:
1 j% V+ K9 e& x$ h1 M1. 走線等長
! p0 ]" M6 c1 P5 {9 _" @# V   - 每一條走線(Ctrl/Addr/Data)嗎? 還是控制線就好(Ctrl or Ctrl+Addr)?
) w  g6 D- X( d7 x* B   - 等長的範圍為何? (100mil?)
9 y; d- q; c, K3 E2. Clock加粗
8 R( d4 s, `5 a   - 多粗? 是否不同頻率, 有不同的寬度規格?0 K  f- _. O2 J/ s
3. Clock包地+ W: N+ ~& i" I5 E
   - 須要打VIA嗎? 如果要打VIA, 做得到等長嗎?
" ?) [. j9 C5 _3 l$ b2 [) b5 X" D) B3 \! `
目前做了一片4 layer PCB
; e6 J9 A6 y+ O, V! d/ h% j0 ESDRAM clock=148MHz- e* Y: j$ @& w, m6 r. n
但整片PCB(包括ground)用頻普都可以量的到148MHz得倍頻
* \8 U" X1 m; f+ s. a請大家提供一下意見
7 l2 e9 K/ p! v8 O4 c: A: ?
0 e; [* H: s& k0 m* c謝謝
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2#
發表於 2007-12-7 09:56:24 | 只看該作者
這些東西,不是應該客戶或是Design 要設的 Constraint 嗎
- W$ \- Y. u; P& |& Y+ e這去問一下就可以知道的
3#
發表於 2007-12-7 11:29:03 | 只看該作者
The drfferent SDR/DDR chip manufacturer has different constraint: T1 [  V5 S, T
This will be the critical design , please take care about it
4#
發表於 2008-1-11 19:01:15 | 只看該作者
另外提供兩點建議:6 I8 m8 V6 [' {% g* ]
1.走線層面的規劃,不要有平行走線(串音干擾)' ?- M; M6 d( {
2.Trace線有完整之參考層(完整的銅箔面)
5#
發表於 2008-1-30 19:19:45 | 只看該作者
1.DDR RAM上的速度很快,所以每條trace之間的差距不可超過50mil。* t- `: S. T) i- [2 S
尤其是FSCLK+和FSCLK-之間的差距不可大於20mil。
) d$ C, E5 P3 G5 D  l5 z& Q2.除了FSCLK+和FSCLK-之間的TRACE是1:1(SPACE:TRACE WIDTH),其他的必須是2:1
. r9 M) \% |& ^) d% V& k3.所有TRACE的總長不可以超過2500mil。
% X8 r0 Y4 H( A, u! H/ \0 l& u
. f" B# p# r- j7 ?" Y* K以上這樣解說不知道是否幫你解決呢?

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參與人數 1 +3 收起 理由
yhchang + 3 Good answer!

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6#
發表於 2010-1-5 17:02:30 | 只看該作者
SDRAM 的Clock是single end. DDR 是Differential. 電壓也不一樣, 請問是那一種?
0 S9 l; J( b8 s. F. n建議你用近場天線去量測是否是從 cpu的SDRAM clock帶出來的還是 cpu本身的memory controller.
) x% I6 o  V' e9 D$ v5 j( n" ]這樣比較容易下 solution.
7#
發表於 2010-1-7 17:50:04 | 只看該作者
我也来学习一下
8#
發表於 2010-9-28 10:38:05 | 只看該作者
獲益良多 .獲益良多 .thanks ..............................................
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