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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › Power MOS架構問題
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[問題求助] Power MOS架構問題

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1#
發表於 2007-12-27 17:20:38 | 只看該作者 回帖獎勵 |正序瀏覽 |閱讀模式
有誰公司有畫過類似Power MOS架構，能在TSMC製程畫嗎，如果能那W/L如何計算，因為Poly會有重複的問題需要知道。
/ d" w8 ^6 e- V; m/ H5 I

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5#
發表於 2013-2-27 15:29:18 | 只看該作者
希望各位讨论，多谢大家， 。。。。。。
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4#
發表於 2013-1-31 14:48:12 | 只看該作者
Rds(on) 是什麼？？6 e9 Q; l  _" X- G: \; G% O! x; a9 ]
怎麼判斷Rds(on)？
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sjhor
3#
發表於 2008-1-3 09:50:01 | 只看該作者
通常  POWER MOS 應該不用算到這麼精細吧!!* Y! g0 C, h4 R" o& ]2 l
他是看整個 Rds(on) 所以  這些的誤差應該是可以忽略的吧!!/ [& L, @' `7 Y* Y/ a
口字型要看她的整個結構  還有引電位的問題!!! H9 h- v4 m2 k+ T; y" H0 Z# a
口字型  應該是對稱性的結構比較好畫!!( W& D$ r; u9 c+ r4 K: L) G. N
若是 DMOS 目前還沒有實際的使用過!!
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edengod
2#
發表於 2007-12-28 17:47:41 | 只看該作者
左手邊的將POLY重疊的部份去掉假設POLY是1U) S/ E; M; [% R! \* E
POLY to POLY是2U  每條POLY 為17U- [8 c% D/ V: o8 ]3 s
17*10-5*5=145' T% l/ G2 e  f, ]0 M& a
右邊這個就沒有重疊的部份,但卻有打折部份的損失,
: J: W. T$ v1 L看你要多精準,粗略的打折部份就算是1/2,
* ~$ ~4 |. Y& X1 s! {就這樣子
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