請教Verliog問題 (VGA)

chchtono

請問一下，有人可以幫我看看Verliog問題出在哪嗎? 畫面異常啊!!
, L7 m& z& W: q- y
module vga_ctrl(clk, rst, R_in, G_in, B_in, oRequest, oVGA_H_SYNC, oVGA_V_SYNC, oVGA_SYNC, oVGA_BLANK, oVGA_CLOCK, oVGA_R, oVGA_G, oVGA_B);
    input clk;
    input rst;
    input [7:0] R_in;
, o( W3 \# ^* r/ O) |: N3 H% X4 }    input [7:0] G_in;
    input [7:0] B_in;
    output oRequest;
    output oVGA_H_SYNC;
    output oVGA_V_SYNC;
8 a/ I# `- w4 V( W3 F+ ?& ^; _, _    output oVGA_SYNC;
- j# P" D3 E5 w) U    output oVGA_BLANK;
    output oVGA_CLOCK;
6 I. K$ d5 A* f* [% n5 R    output [7:0] oVGA_R;
6 I- ], i( w+ Z% m& u    output [7:0] oVGA_G;
    output [7:0] oVGA_B;
; J( m' Q$ A6 r         
         reg oVGA_H_SYNC,oVGA_V_SYNC;
: D) m( B0 ]$ y- ^9 l) P         reg oRequest;
* c7 S/ |$ Q( ]8 o' L! W         reg oVGA_SYNC;
         reg [7:0] oVGA_R;
9 G6 H' U7 j6 Q" r# \8 e    reg [7:0] oVGA_G;
    reg [7:0] oVGA_B;
         
         parameter LENGHT = 1024;
5 G8 n' y. G0 _5 C# V  J% u0 o5 S: [8 b         parameter CNT_SIZE = clogb2(LENGHT);
         
         `include "VGA_Param.h"
2 Z) T6 y1 M) `! k         
         reg [CNT_SIZE - 1:0] h_cnt,v_cnt;

always @(posedge clk)
% m5 h9 p# Q1 ~begin
+ J0 J+ e+ q& `# R5 ?  if (rst) begin
2 G# Q" W* i+ [4 k4 e- n$ H& k   oVGA_R <= 8'd0;
   oVGA_G <= 8'd0;
' `  y! F8 e0 Q; H& K   oVGA_B <= 8'd0;
+ R3 i1 z. r5 C3 x2 S7 E" r  end
  else if(h_cnt>=(X_START-1) && h_cnt<(X_START+H_SYNC_ACT-1) && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) begin
   oVGA_R <= R_in;
. G8 U# r8 Q! J! y- _' w   oVGA_G <= G_in;
   oVGA_B <= B_in;
1 d. ~. B7 o" k# P- m6 Z, V  end
  else begin
   oVGA_R <= 8'd0;
   oVGA_G <= 8'd0;
$ }3 \# s" K( P/ N6 r2 y+ I9 y   oVGA_B <= 8'd0;
  end
end
6 e- r. r" e2 d4 k: I3 E6 `
0 U. R$ X! [0 j5 F/ M; Xassign oVGA_R = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? R_in : 10'd0;
assign oVGA_G = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? G_in : 10'd0;
assign oVGA_B = (h_cnt>=X_START && h_cnt<X_START+H_SYNC_ACT && v_cnt>=Y_START && v_cnt<Y_START+V_SYNC_ACT) ? B_in : 10'd0;
assign oVGA_CLOCK = ~ clk;

chchtono

原帖由 yuming 於 2009-7-16 09:22 PM 發表
我想 800*600 timing 應該沒問題 , 會不會問題在 VGA XY座標和顯示記憶體的對映上?

! u  j$ ~/ F6 |  l請問該從哪裡查起呢?不太確定記憶體對應該怎麼查啊
可以指導一下嗎?感恩

yuming

原帖由 chchtono 於 2009-6-23 08:20 PM 發表


; Y0 R9 I4 t6 L& i& V2. 畫面出問題為影像偏移以及畫面會有橫向條紋覆蓋在正確的圖向上，
5 c" |: ?5 x2 H: f( \8 M7 K! q# `   而且偶爾會有影像被切割成好幾塊被換位置的現象

( i2 s$ l5 T' a7 [) D2 e. a
我想 800*600 timing 應該沒問題 , 會不會問題在 VGA XY座標和顯示記憶體的對映上?

chchtono

原帖由 yuming 於 2009-7-11 10:51 AM 發表
請問你量測 800x600 下的 H.V and PixelClock 數值分別是多少 ?

嗯!
" X9 r2 H8 S  V( RH:38KHz
) f, b- V3 e& ]1 s: w% Q$ p9 oV:60Hz
PixelClock:40Mhz

yuming

原帖由 chchtono 於 2009-6-18 11:54 AM 發表
5 v4 I: s' I) A$ a% O再講一下自己手邊版子的架構好了
: y* {$ A2 _8 CVGA輸出是FPGA->ADV7125，透過7125去做轉換
9 r. ]; u$ ]# c* B- a現在用此份Verliog code已經實驗出640x480 60hz
但是調成800x600 60hz出問題
測量H.V and PixelClock為正確數值了
% @; }, P9 t( ~- B不曉得那邊有問題 ...

6 F* D) D3 k9 L" j6 f& f/ r
請問你量測 800x600 下的 H.V and PixelClock 數值分別是多少 ?

chchtono

有沒有人可推薦一下？哪裡有這種DEMO IP可以看呢?
想要自己修改看看，希望有人可以提供啊！
% d& @! c$ [% n/ d1 t: T6 z" r感恩

chchtono

原帖由 spring69393 於 2009-6-27 07:10 PM 發表
% i* o% j: Y* ~  \clk 跑多少也是規格書訂的嗎，不同的面板跑的clk速度也不一樣哦，monitor的話是不確定，
不過可以查查看。

* j  n/ j3 u' u% Y$ C) z9 k- ?* Y- g
, t) r4 c) X; P% W, @預估應該不是參數設定錯誤，而是IP有問題吧?
不曉得該從哪裡看起了！對IP還不是那麼熟悉！

spring69393

clk 跑多少也是規格書訂的嗎，不同的面板跑的clk速度也不一樣哦，monitor的話是不確定，
) D9 J, F6 v: X0 d不過可以查查看。

chchtono

原帖由 huanyu 於 2009-6-23 10:23 PM 發表
% u- H/ _- z( f- N& _: Q說真的我也不知道這要在哪設 因為我沒有用過你的core
我只用過xps_tft 而且是在edk內
. M/ B( k, v3 @
這樣聽起來像是你vga memory size 大小設錯了
3 @2 u* l8 H& N  V! c我之前在edk內設錯時也有類似的狀況.
可是我不知道你的情況是不是跟我一樣
...

9 r- @; j' V  I2 R2 Y' A$ c/ ]* X
$ [& G% r/ F- k0 {; l0 s( {//800x600
parameter        H_SYNC_CYC        =        128;
parameter        H_SYNC_BACK        =        88;
parameter        H_SYNC_ACT        =        800;        //        800
parameter        H_SYNC_FRONT=        40;
parameter        H_SYNC_TOTAL=        1056;
# j$ [8 e, t4 I: ?% K2 i" x  T//        Virtical Parameter                ( Line )
( g6 B9 d+ `* x4 w- R' b# qparameter        V_SYNC_CYC        =        4;
3 m% V+ k+ b' w. j5 C2 ]& \# ]+ Nparameter        V_SYNC_BACK        =        21;
parameter        V_SYNC_ACT        =        600;        //        600
parameter        V_SYNC_FRONT=        3;
4 C' ^3 O3 R% `# r6 I$ U  P5 Zparameter        V_SYNC_TOTAL=        628;
- Z" @& l1 I' y' c$ K# a7 @* c//        Start Offset
% g/ g7 [  R& ?( Oparameter        X_START                =        H_SYNC_CYC+H_SYNC_BACK;
' S) Q8 d3 I: C) f5 w6 u! `parameter        Y_START                =        V_SYNC_CYC+V_SYNC_BACK;
, B) C' l, r& o' x- K: _
以上這些參數應該都有設定對，我是follow vesa standard作設定
. I1 Y: Z! w8 H3 L9 x( D5 Q. X不過我沒有使用xps_tft來作，我使用的是代理商建議的IP，比較省資源
不曉得有沒有做過非xps_tft ip?

huanyu

說真的我也不知道這要在哪設 因為我沒有用過你的core
9 V6 L- k$ Y9 Q- G, t$ n& g我只用過xps_tft 而且是在edk內

: {. l8 i- w4 L+ d這樣聽起來像是你vga memory size 大小設錯了
我之前在edk內設錯時也有類似的狀況.
可是我不知道你的情況是不是跟我一樣
" h! X& ^" e* j* Q0 e% l
剛剛看了一下你的core
9 v9 `  c+ s! S- z9 [設定值應該都在 VGA_Param.h 內
/ B% l1 p, o9 I/ ginclude "VGA_Param.h"
5 ]% Z0 r8 i2 Y! {: h% {
[ 本帖最後由 huanyu 於 2009-6-23 10:32 PM 編輯 ]

chchtono

原帖由 huanyu 於 2009-6-23 10:24 AM 發表
假設你的VGA verilog core設定沒有問題
你 VGA memory 有設夠嗎? 你最少要需要800*600*3 memory size

, b) D3 s$ b& O; \( c7 G$ l/ @1 z6 r你說畫面出問題.是否可以解說一下

* Q7 p7 C' Y- \9 R1. VGA memory -> 請問該去哪裡確定大小呢? (這個真的就不清楚了!)
2. 畫面出問題為影像偏移以及畫面會有橫向條紋覆蓋在正確的圖向上，
0 N( |4 f0 T8 h+ H7 f+ q8 M+ |  X   而且偶爾會有影像被切割成好幾塊被換位置的現象

huanyu

假設你的VGA verilog core設定沒有問題
你 VGA memory 有設夠嗎? 你最少要需要800*600*3 memory size
- P7 u" q! P' m: Y2 P" k, F
: B+ `! e% E/ d: R* y, u, @" V. L你說畫面出問題.是否可以解說一下

chchtono

再講一下自己手邊版子的架構好了
; `% i- [$ |0 N! G& p7 C5 oVGA輸出是FPGA->ADV7125，透過7125去做轉換
現在用此份Verliog code已經實驗出640x480 60hz
! W# Z( x1 }$ U, X1 @7 r" M5 @5 s! m9 G但是調成800x600 60hz出問題
5 o* Q. R) `$ v% C& M; C測量H.V and PixelClock為正確數值了
不曉得那邊有問題,有人可以提點嗎?

chchtono

原帖由 spring69393 於 2009-6-18 12:24 AM 發表
你的code應該不完整吧，很多參數我找不到你給的值？
  m- V/ T/ y: c. o8 m
你先確認一下面板跑的clk 、bp 、 面板的h跟v 有沒有設錯，
# N2 U/ ?% l1 c1 g0 ~* |! t. _以及是數位或是類比的，在去驗證code吧。

( f/ A6 _! e: J- D1 R5 oPixelClock.H.V送出來是對的, BP不曉得你指的是什麼?
我是直接輸出為VGA, H.V.RGB, 送到monitor使用
不是直接送給面板囉!! ^^

spring69393

你的code應該不完整吧，很多參數我找不到你給的值？
# g) ?" I; E6 ^
你先確認一下面板跑的clk 、bp 、 面板的h跟v 有沒有設錯，
9 u; S. C) z8 G4 _2 M以及是數位或是類比的，在去驗證code吧。

chchtono

請問有人知道該怎麼修正嗎? 畫面異常狀況為資料扭掉，垂直信號異常。

chchtono

ODDR2 #(
      .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1"
; p! u3 Y/ d8 Z      .INIT(1'b0),    // Sets initial state of the Q output to 1'b0 or 1'b1
      .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset
. [5 Y' D7 N1 `7 ?   ) ODDR2_inst (
      .Q(oVGA_CLOCK), // 1-bit DDR output data
/ l2 v. X4 o3 c5 D: o$ Y! T      .C0(clk),  // 1-bit clock input
      .C1(~clk), // 1-bit clock input
      .CE(1'b1), // 1-bit clock enable input
, ?, t( ]+ u8 A. W1 }      .D0(1'b0), // 1-bit data input (associated with C0)
      .D1(1'b1), // 1-bit data input (associated with C1)
+ Q2 _, b! f" ^# w* n      .R(1'b0),  // 1-bit reset input
) y( \7 a7 {$ i# |) d2 S      .S(1'b0)   // 1-bit set input
  d5 m3 C$ Q9 \! ~! ^+ w6 i   );
5 N4 ^4 Y9 X% [3 f       
always @(posedge clk)
# f+ d* w* j  q4 I; A/ _begin
1 U5 ^4 N2 c+ O( u& _4 O- [  oVGA_SYNC <= oRequest;
end       

always @(posedge clk)
begin
0 V' K" f; T$ S2 |' L- l  if (rst)
2 w' R. o# p5 E/ H   oRequest <= 1'b0;
  else begin
    if (h_cnt >= (X_START-2) && h_cnt< (X_START+H_SYNC_ACT-2) && v_cnt>=Y_START && v_cnt<(Y_START+V_SYNC_ACT))
8 g$ ^' ^' o6 P% o) T4 W9 W+ f          oRequest <= 1'b1;
# C" n$ o1 R+ E% x* @         else
6 j8 K# u; |1 c          oRequest <= 1'b0;
( j  h4 N( z$ j7 Q7 C+ Q  end
end
         
! k* M  b+ Y2 j7 o0 ?! Q( D//        H_Sync Generator, Ref. 25.175 MHz Clock
' Y4 b. w4 K) i4 @  }# qalways @(posedge clk)
begin
  if (rst) begin
% a8 t! s* N0 ~  W1 g    h_cnt <= 12'd0;
2 l- K$ X' J) [0 g6 G1 {0 v         oVGA_H_SYNC <= 1'b0;
- ^- k+ I; J8 e; ?# e/ K+ K  end
7 _7 t6 C, O- U, l5 b2 W  else begin
   //        H_Sync Counter
   if (h_cnt < (H_SYNC_TOTAL-1) )
          h_cnt <= h_cnt + 12'd1;
   else
$ I$ Z1 q: J& J5 v6 z     h_cnt <= 12'd0;
          
9 w, v0 E% h; i( ]! w! ?. ?        //        H_Sync Generator
* B  z' ]2 ~  u7 t$ Z8 \- u: f        if( h_cnt < H_SYNC_CYC )
& \. G; x2 u  T  z          oVGA_H_SYNC        <=        0;
        else
          oVGA_H_SYNC        <=        1;
2 J- l- w/ e7 K' |  end
; i5 t4 _& f) Y. w1 a4 Wend

always @(posedge clk)
0 k6 L4 u# S# O* s& d& W; ^begin
7 q( b; v% f2 Y; r) w  if (rst) begin
  y9 K$ N- Q! @5 X& g% n   v_cnt <= 12'd0;
   oVGA_V_SYNC <= 1'b0;
  end
  else
    if (h_cnt == 0 )
$ h; x% n- |+ y+ w& x          begin
            // V_Sync Counter
            if (v_cnt < (V_SYNC_TOTAL-1))
                  v_cnt <= v_cnt + 12'd1;
                 else
( u2 X8 R+ g+ z3 A( z3 z                  v_cnt <= 12'd0;
                 //        V_Sync Generator
                 if (v_cnt < V_SYNC_CYC)
                  oVGA_V_SYNC <= 1'b0;
6 z7 f% Y5 Z- O2 H3 C1 [- f                 else
& x) N) {! q9 s, F+ e                  oVGA_V_SYNC <= 1'b1;
          end
end

" U0 N- O: E- S- y8 g( }
endmodule