doubt supply-independent biasing

ffsher100

i got a question from Razavi textbook in chapter 11.2 : Supply-Independent Biasing
==>figure 1
==>figure 2

# S2 A1 u& [8 \; k; Lby figure2, it looks like vdd really has no effect on the figure 1 CKT.

the textbook also introduce start-up circuit M5 into the design as following:
8 J2 m& e* o& s2 Q% h* K& m+ y==>figure 3
; B, p, \# l  W0 N" e" c+ Dwhen simulating the circuit with startup(M5), it seem to be effected by VDD.
Current Iout, Iref vary with VDD.
4 ]. r0 f" L0 Y  v1 v) C1 RIn practice, figure 3 become Supply-dependent Biasing since startup must include.
how could this be? if using figure 3, supply- independent case never happen.
1 F* p) O# ~3 |3 M- [' n8 c
2 M( v+ H4 J: gbelow figure, i sweep .dc vdd.

8 E3 Q1 D, ?! nAs you see vdd ramp from 0v to 5v, current Iref and Iout are not constant if vdd>2.8v

lchuang

M3的Gate為VDD跟外部電壓是一點關係都沒......
! }! v$ d7 Q0 k- K0 c! }
說穿了.....它只是一個與電壓源相似的電壓.........
/ Q! i5 X1 x. k' F3 Q1 E
那就是說M3的Gate是一個跟VDD很相似的電壓~~~~~~~

另外一點.....你的M1跟M2之間的"AA"也要設成VSS喔~~~~~
+ d3 e- Q0 o( ]% S6 `5 n* Q6 M5 B* z
# A# ~' u$ T8 V- {! l最後補充一點....................在做start-up模擬~~~~~~
7 P5 ?; D7 ]: W, `6 v) ~/ V" v. {
建議電壓源採用：vVDD VDD GND pwl (0us 0  200us 3.3)這方式來模擬~~~~~

Iref、與Iout要說是漏電流......那麼你要先確定所有的MOS都很確實的進入飽和區~~~~
2 A1 W* b6 K, ]0 x" |' u
  I- ]# N0 ~- @3 V+ n不然你的漏電流在transistor level來看是不太能成立~~~~~
5 u  Y+ L! p/ d' B/ \6 m
畢竟可能有某顆MOS正處於ON的狀況~~~(只要Vgs>Vth就會有電流產生)
$ R' `, u# s6 B4 y
頂多說你的電路在尚未動作時所產生的漏電流~~~~~

ffsher100

在我用了.ic設定初始電壓後
接著跑.tran~~~神奇的事情來了
% E/ Z3 h  G. a1 s0 y
在沒有M5介入下...還是會startup起來....下圖有真相

% O2 j' L& Z5 R. q
一開始power為VDD
' Y1 K0 ]0 g9 V) H/ Y雖然M3的gate設為 VDD....M1的gate設為0v
: m& T* z1 v( H4 \( r隨著時間的流逝....
- @5 P% `; X) SM3's gate電壓看起來還是會慢慢的拉下來
M1's gate電壓還是會慢慢的拉上去

在看Iout, Iref在一開始時就不為0....
應該是漏電流.....難道是漏電流導致電路startup起來?

" s) [! q* S4 t& w% S' a3 f) n9 w2 HPS:我覺得一開始M3的gate電壓就設為VDD了
power沒道理一開始設為0V....這樣好像邏輯怪怪的
所以就把power一開始也設為vdd了....這樣該沒錯吧

lchuang

先來討論一下所謂的Vds(sat)：

你試著模擬一個固電電流源，如一顆PMOS~~~~S接VDD，並且G跟D互接然後掛一個電流源(ex,20uA)

W/L可以先固定一個值(ex,5u/1u)，然後觀察這一顆PMOS的vds(sat)~~~~接著把電流源加大至40uA
' z, f/ V8 U2 s9 Z. @8 y
9 @% `1 a$ P; u, e5 G( r然後你就可以看出Vds(sat)會明顯得拉高.......

至於所謂的vds(sat)其實在我來說，它是一個滿足MOS進入飽和區的條件式而已........
6 w* n  P/ I9 B; d  {4 T% l1 `
而所謂的條件式就是Vds > Vds(sat)，一般在我的設計會讓Vds大於Vds(sat) 0.15V左右~~~
4 b' f- r! Q9 i9 T6 D9 d. b
4 {& C0 m8 r& M" Q- E- k那麼Vds想當然爾是越大似乎越好........其實Vds越大或許比較好滿足MOS進入飽和區來操作......

問題是它相對壓縮了電壓的輸出操作區間~~~~~所以囉.......
, q% \2 W  v/ ~: F
一般設計電路，以一顆OP來說......要看DC操作點看的不是OP本身的MOS偏壓，
1 P* _; h8 N) h8 l% N
  e6 R5 o" g; V4 W7 M8 O: x/ a而是給OP做mirror電流的"偏壓電路"本身，它才是決定這一顆MOS是否符合所設計的輸出電壓準位~~~~

/ C- Q3 @* g+ A6 X以上是Vds(sat)跟一些電路的少許觀念...........

================討論M5 start-up 分隔線=======================

4 N3 q* y; \; B一般你要模擬所謂的start-up MOS，以你上面電路為例，當你不加入M5這一顆MOS的話......
/ ~8 G. }6 A: o3 J5 c9 n* j+ t% C6 c
8 ?- @0 ]+ N' o. o/ c* O你可以在spice檔內下一個初始值的指令，

我們先假設M3的G、D與M2的D接點為"QQ"，M1的G、D跟M2的G接點為"AA"

然後在spice檔內下".ic v(QQ)=VDD v(AA)=VSS"~~~~~~

你就會發現你的偏壓電路的MOS都在cut off階段~~~
$ R4 f+ A1 G8 b; G  y- r3 o3 u  I% o% Q
& G( f) }  c! X: e- K接著你可以加入M5後再來模擬，你就會發現它會慢慢把"QQ"這一點電壓往下拉到一個正常工作點.....
* d2 h8 Z* r. W! t* z
' v& y. A, [# W4 A8 }4 E6 t7 ?: V- a這個模擬其實是一個real case會發生的狀況，因為在IC內部一般不給電情況下......

每一個節點都是"unkown"的，那就會有電流起不來的狀況......這一點你可以好好去想一下~~~~

' r) q* b$ c- D  S, b5 h=====================================================

3 g" b# L8 \2 Q+ j( ^9 N  Q你的M5的接法似乎會影響到M3的Iout電流.................似乎這種start-up只是很單純的一個
4 ?+ O8 s5 e9 i6 i; |
"weak pull low"的方式..........但是在實際電路上並不是一個很好的start-up方式.......
6 t$ t" r$ {, ~1 W" H1 C
8 R3 h4 @0 ~* f' R  `# p! k1 \而這個應該就是你所謂的電流不一致的原因，你可以在list檔裡找到M5與M2的電流~~~~

, o( F- u) ~# F( X然後在4V偏壓點..........觀察一下每一顆MOS的工作區域~~~~~

PS：所謂的weak定義...........以start-up來說....我把它認為是一顆W<<L的MOS.......

(ex,W/L=>0.5u/10u.....這樣的比例)

ffsher100

回到原來的問題.... 經過調整了mos的size...vgs變得較不會變動了
$ f  f8 ~$ z) Z
但是Iref&Iout的不一致性還是會出現
! m0 ]- c, r' ~" w- ?就如同lchuang提到的去看的結果2.5V、2.8V and 4V皆在飽和區
我覺得應該是mos的Rds(ro)電阻不夠大所致...以致Vds改變IDS也跟著改變
( t$ [: \" P9 k- w& p1 y
另外...有個困擾我很久的問題....Startup mos: M5真的有用?
. z/ Y+ V/ w4 b9 {- T+ U$ R在我的模擬中....M1~M4的MOS都可以正常運作....不懂何情況會需要M5
就書上說要用到....但實際上在模擬就是模擬不出這種情形(M1~M4 startup不起來)

ffsher100

聽你這麼提起來....我想問個另外的問題
在hspice report中的Vds(sat) 、Vds的關係為何?
: h% G  _3 [: l' Q% U$ k* W
2 \# p# t+ e2 N. U2 a* o9 T$ ?我知道Vds指的是實際mos的drain-source的跨壓
那Vds(sat) 我想指的是在hspice中的vdsat這參數吧
可是Vds(sat)指的是何意義?...我粗略在hspice的線上文件未找到相關說明

lchuang

從你的結果來看，分三種case來檢查.........
. W" r8 H# l( \# D+ u
$ Z+ Y7 s5 S8 p0 B6 l輸入電壓(分別為2.5V、2.8V and 4V)後，檢查你每一顆MOS的工作點，是否都為飽和區，

並且記錄每一顆MOS的Vds(sat) 、Vds跟Vod
& n5 K% W( {; Q4 @, `; h7 t5 i
( c2 c1 H6 X$ r* O5 w8 t% q6 M(如果沒有Vod的話也沒關係......這是Vgs-Vth得來的，Vod這參數要H2006以後的版本才有)
- e# t/ m  }' ?. ~
有了以上的資訊你才可以知道問題出在哪............
  c" e' ]1 D, ?+ T& ~: p/ v0 b
PS：既然M5是當作startup用的MOS，那麼W/L比就不用太大，以一般設計來說W=0.5u L=10u
( J1 [2 w* J5 y6 q5 f
7 q1 T( s2 R+ w$ Z算是一個建議值，但是還是得照實際電路需求去做改變~~~~

. X2 ?+ ?6 g+ V& H4 k% S以上是給你的一些建議~~~~~Good luck~~~~