記憶體問題

w10789173

各位VHDL高手們,小弟寫了個6 X 64的記憶體,不過我試用實際的硬體電路來思考,並非使用軟體陣列的方式,如下:
我設計了一個decoder for column address selection,一個decoder for row address selection,然後使用generate產生64個latch陣列,但是現在我不知道該如何指定我的腳位,懇請各位給點意見,謝謝!
: J# `% `0 r* r! _3 L- B
& r. @. U, [& w9 h' v% y; ?: ILIBRARY ieee;
7 z1 Q% g/ J, aUSE ieee.std_logic_1164.all;
9 i! o1 H0 f* T% X: yUSE ieee.std_logic_arith.all;

, k( K- f+ [7 `& }7 lENTITY memory_64 IS
3 ]  N* s0 V# E( O   PORT(
      mem_in   : IN     std_logic_vector ( 5 DOWNTO 0 );
      mem_out  : OUT    std_logic_vector ( 5 DOWNTO 0 );
8 I: ?$ g6 w1 p0 l% E8 b      clr_l    : IN     std_logic;
      mem_addr : IN     std_logic_vector ( 5 DOWNTO 0 )
   );
# l, r. C# |! R6 ~
4 C( p- H- M6 \: t-- Declarations

7 G6 d* }" ^: o) PEND memory_64 ;
) d! t  |% w' W' [& M; y5 E6 r0 J
; f: ^. _) ~7 K--
  w# D$ h3 j4 o' gARCHITECTURE arch OF memory_64 IS
" x6 {- w8 n- X7 K: c" A-- column decoder
4 C7 y  O1 U" |0 x& m, h( Pcomponent mem_coldec
   PORT(
      col_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
      col_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
   );
end component;
6 F" y" g0 s$ ~-- row decoder
component mem_rowdec
   PORT(
; K9 z( T+ ~  a      row_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
5 n! N: k) a9 P4 I9 P: S0 G' t      row_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
& H% j& A' o3 S6 j3 P   );
. v. `. b4 I+ Bend component;   
' b. R5 \; m  C! D! F# v" ]! ~  f$ t-- latch array   
component latch_cell
4 m; A( K# w) ]6 b9 |$ R# c- [7 R8 A     PORT(
7 {; k' a3 S. c" s6 j7 ?        clr_l    : IN     std_logic;
) W6 Y8 v3 U7 H, g4 b        col_sel  : IN     std_logic;
6 k( W+ {: h2 S+ I        row_sel  : IN     std_logic;        
        data_in  : IN     std_logic_vector ( 5 DOWNTO 0 );
5 p$ I' X! M+ W$ d, }        data_out : OUT    std_logic_vector ( 5 DOWNTO 0 )
     );
, Q3 u) S6 l' D, m7 y3 q" eend component;   
* s- x0 S+ r+ G/ J0 f
0 ~3 q8 j5 F5 `  f# esignal smem_out : std_logic_vector ( 5 downto 0 );
signal scol_sel,srow_sel : std_logic_vector( 7 downto 0 );
BEGIN
/ N! h$ Q, s$ l, B: d1 m, h4 k+ Q* K  u_0 : mem_coldec port map(mem_addr( 5 downto 3 ),scol_sel);
  u_1 : mem_rowdec port map(mem_addr( 2 downto 0 ),srow_sel);
% i5 m2 G7 w2 R8 v8 V. B+ Y, R/ A  g0 : for i in 0 to 7 generate -- column generate
( C) b2 u$ R( L1 S    g1 : for j in 0 to 7 generate -- row generate
         u_2 : latch_cell port map(clr_l,scol_sel(j),srow_sel(i),mem_in,smem_out);
    end generate;
2 B: j/ E" j- y7 }0 S( W' }  end generate;
8 L1 p& K5 R3 w# t* }9 D' G' ]) YEND ARCHITECTURE arch;

w10789173

我只是試著把FPGA規劃成一顆RAM

. X5 R' X, H6 H沒有什麼特別的啦^^...

addn

您好
不曉得你為甚麼要捨近求遠
% b- s# A4 h. v4 z, [. K: r& ?, R% ^可以說說這麼做的原因嗎?
還有這是要做甚麼樣子的應用
謝謝

w10789173

不行耶,這樣就好了,我就是要講將實際的RAM電路寫成VHDL,不過還是感謝你的提示,難道真的沒有人這樣子做過嗎?

addn

您好
不用將address分成row跟column
! B3 f* k: S& ^4 P1 _這樣只是將問題複雜化而已
你可以想成有64個6 bit的暫存器,來組成你要的ram
( ?9 G: r+ u& M% M
0 {5 T( i/ Q/ k  J. Y% y用陣列寫法,code比較簡潔,建議使用
2 O% F0 ?. L  k3 @* u3 P以下有範例,請參考
! W/ _% @0 `' S1 ohttp://www.doulos.com/knowhow/vh ... s/simple_ram_model/