記憶體問題

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各位VHDL高手們,小弟寫了個6 X 64的記憶體,不過我試用實際的硬體電路來思考,並非使用軟體陣列的方式,如下:
我設計了一個decoder for column address selection,一個decoder for row address selection,然後使用generate產生64個latch陣列,但是現在我不知道該如何指定我的腳位,懇請各位給點意見,謝謝!
- ?) m- Y  H3 k# @
* ~1 k4 u! M; e( cLIBRARY ieee;
USE ieee.std_logic_1164.all;
4 R" m# t% U2 g9 }% UUSE ieee.std_logic_arith.all;
" m8 Z- f( w+ `5 R2 @
9 s4 Q! ?2 p5 q& qENTITY memory_64 IS
. T5 ]( R# l% B7 H: D   PORT(
2 V( b) I$ y- \9 l. |9 c6 k      mem_in   : IN     std_logic_vector ( 5 DOWNTO 0 );
5 z. }; g9 M/ G, [) d      mem_out  : OUT    std_logic_vector ( 5 DOWNTO 0 );
2 i" o) ^# S' q8 @3 Q      clr_l    : IN     std_logic;
      mem_addr : IN     std_logic_vector ( 5 DOWNTO 0 )
   );
( e( U2 H' C2 L5 B0 |
-- Declarations

END memory_64 ;

) M! s! B( c7 Y, k: A--
ARCHITECTURE arch OF memory_64 IS
-- column decoder
+ f; f; @& X3 e! icomponent mem_coldec
% _, o- z+ B0 a* @" O   PORT(
      col_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
      col_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
   );
end component;
-- row decoder
component mem_rowdec
, [: L- y. c* _* V( G) v   PORT(
      row_addr : IN     std_logic_vector ( 2 DOWNTO 0 );
      row_sel  : OUT    std_logic_vector ( 7 DOWNTO 0 )
   );
end component;   
" ?: J8 d$ j3 R" t) J8 x-- latch array   
component latch_cell
( v7 g' m( I5 L     PORT(
$ f& c8 z$ |+ o# k+ p3 d2 }3 C        clr_l    : IN     std_logic;
9 a  J8 x2 e" O  L. m1 v6 O# [        col_sel  : IN     std_logic;
3 ~* {5 X; v. s+ A: U, Q$ u        row_sel  : IN     std_logic;        
        data_in  : IN     std_logic_vector ( 5 DOWNTO 0 );
5 l' t' U/ G2 i6 `9 S        data_out : OUT    std_logic_vector ( 5 DOWNTO 0 )
; |5 K! c8 E; W+ q8 E4 y/ a     );
  a+ e1 n7 ~' f9 V3 Gend component;   
/ d  o& s: W0 a. h
signal smem_out : std_logic_vector ( 5 downto 0 );
  [9 S% @& r1 T& }7 V" ^signal scol_sel,srow_sel : std_logic_vector( 7 downto 0 );
BEGIN
- U, J9 G  i9 H) @  u_0 : mem_coldec port map(mem_addr( 5 downto 3 ),scol_sel);
  u_1 : mem_rowdec port map(mem_addr( 2 downto 0 ),srow_sel);
" E9 i, l$ T0 |) x7 v# s  g0 : for i in 0 to 7 generate -- column generate
. t! o: l; _, t) [" y    g1 : for j in 0 to 7 generate -- row generate
         u_2 : latch_cell port map(clr_l,scol_sel(j),srow_sel(i),mem_in,smem_out);
    end generate;
; F4 j- q/ l( U/ K  end generate;
END ARCHITECTURE arch;

addn

您好
不用將address分成row跟column
這樣只是將問題複雜化而已
你可以想成有64個6 bit的暫存器,來組成你要的ram

1 X9 w! C! s) V  u7 `9 |, j用陣列寫法,code比較簡潔,建議使用
以下有範例,請參考
http://www.doulos.com/knowhow/vh ... s/simple_ram_model/

w10789173

不行耶,這樣就好了,我就是要講將實際的RAM電路寫成VHDL,不過還是感謝你的提示,難道真的沒有人這樣子做過嗎?

addn

您好
不曉得你為甚麼要捨近求遠
可以說說這麼做的原因嗎?
8 W2 \  f9 }/ M1 D9 o5 M. M8 ^7 `3 T還有這是要做甚麼樣子的應用
謝謝

w10789173

我只是試著把FPGA規劃成一顆RAM

沒有什麼特別的啦^^...