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[問題求助] 想請問一下設計mos的wenth跟length

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1#
發表於 2007-9-15 00:17:02 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近一直在模擬paper上的電路,(也清楚了為何電路會這樣接)
0 x- T3 [5 v: _5 K* K, X1 o6 j) U好比說VCO,PLL的電路
! r6 ]0 X! M2 I! h7 E2 \4 \* O" u通常你們在設計nmos或pmos的時候,長寬比都怎麼去設計呢
) N. L0 g8 i4 ~如果是以0.18um製成或0.35um的製程來說0 R% o) x5 s8 P" L  x/ a8 x1 n
不知道各位專家有沒有什麼建議或指導之類的.....
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發表於 2007-9-19 10:31:31 | 只看該作者
類比的世界  沒有 standard!!$ B7 a& u+ Z+ r$ ^2 F( W& s
所有的 width & length 都是依照設計者的需求來設計!!( p7 m9 [/ u0 y  _( N- r
所以  應該沒有人可以告訴你標準答案!!) X$ m6 V, b: g2 R; |8 J, f
或許  有這麼一條 guide line 叫做  儘量不要用到 min. length/width!!' R$ u5 [. k4 ?
這是考慮到製程變異的時候!!  假如不 care 時  也是可以用的啦!!* e8 Z0 k6 @4 D9 M
看你自己的需求唷!!

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參與人數 1 +5 收起 理由
monkeybad + 5 Good answer!

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2#
發表於 2007-9-16 18:56:58 | 只看該作者
根据工艺确定Length,然后根据MOS的功率和速度确定wenth。
4#
發表於 2007-9-19 17:04:53 | 只看該作者
L與W跟你的操作電流、頻率盛至跟溫度有關
( I: z, G' a( Q6 T. H* d( _& ~" w一般L的不要抓到min值,L大一點可以避掉製程size的變異" U* p) u5 O* R) @2 m( [
適當的W/L比例控制去抓Veff值比較好
5#
發表於 2007-9-20 16:46:12 | 只看該作者
一般在設計NMOS或PMOS,為了讓MOS在飽和區工作,以所需要的電流(Id),再利用MOS飽和區電流公式Id=1/2 u Cox (W/L)(Vgs-Vt)2來估算W/L的比值,* w/ r! i# I$ j& m/ V+ X
另外,如果是0.35um的製程,表示L最小可以到0.35um,但建議不要用到最小,因為如果製程不穩,L很可能會跑掉,而造成電路Function功能不正常。
6#
發表於 2007-9-21 19:50:54 | 只看該作者
比如W/L=12/60. 和这个20/30。match怎么看
7#
發表於 2007-10-26 13:49:55 | 只看該作者
Sorry, I would say they are total mismatch!
8#
發表於 2007-12-16 19:42:58 | 只看該作者
一般類比電路的書籍(ex:Alan..)都會提到喔,大部分都是以OP當做例子,利用OP的規格去回推MOS的SIZE喔.
9#
發表於 2007-12-16 23:11:09 | 只看該作者
0.35um製程, 應該 L 都用0.35um , W可用10um或是5um,我在學HSPICE都是這樣設定的
& N- C3 e3 x' ?但還是要看設計者啦
10#
發表於 2008-1-15 14:31:07 | 只看該作者
看是類比還是數位電路,- u: ?7 m! Z& d( `! N$ ^/ l: @
類比電路基于match的考慮,一般需要更大的L,
3 Z* n3 t9 ^! H4 P* f& T) n數位電路基于經濟的考慮,會選取最小的L, 0.35um. 因為數位的處理電平都是0和1.
11#
發表於 2008-1-15 16:55:07 | 只看該作者
2樓的是REVERSE吧...3 z* T# I4 |+ T2 X% b: Q0 ]4 Q

# N) t& v& i  H. @4 q# |' T我想還是要以分析來設計
3 M) t/ W! {5 Z/ ?7 R, z2 g8 r% V5 m2 |0 Z' ^# }' s3 O
先明白公式,推小信號MODEL( k" V  ~; O7 p2 _  r/ L
5 s! G  O& H. |5 v8 }
應該可更清楚
12#
發表於 2008-1-15 21:09:51 | 只看該作者
類比電路基于match的考慮,一般需要更大的L
/ |6 r5 `$ n$ }* ^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^^
1 s: L8 C9 a9 `0 v基於 製程變異 及 短通道效應 6 L& ^7 m1 z+ s; y* ]
& g! g7 b- t. y( t
先明白公式,推小信號MODEL; E2 k! @4 W$ a, l. ~/ r
^^^^^^^^^^^^^^^^^^^^^^
3 {7 y% N0 r6 V1 k20/2 跟 10/1  在數學上是一樣的(忽略2次效應)- L5 t1 D! g: Y, Q6 I( E# C7 K
但在 hspice 可能是不同的 mos model
13#
發表於 2008-2-12 05:07:41 | 只看該作者
for the 0.35 process L usually is 0.4 in the process datasheet, then you calculate your W according the formula Id=1/2uCox(W/L)Vov*2 usually,But as the other guy said your specification is the first
14#
發表於 2008-3-11 13:36:34 | 只看該作者
Reasonable sizes for lengths of the transistor might be between 1.5 and 2 times the minimum transtor lengh of particular technology.
15#
發表於 2008-4-5 22:02:12 | 只看該作者
一般length都會設計在最小L的2-5倍
3 u" c4 C) j, B0 u" a再看電流來設計wenth
16#
發表於 2008-4-11 15:42:44 | 只看該作者
L大小的選擇和mos的使用有關係
6 B# P9 J3 ]" O/ F& F: g3 ], l有從match的考慮,電壓mos和電流mos: p% o2 ]1 j  W
有從1/fnoise的考慮等等
1 B' a& T7 g: X* r5 Y沒有絕對
6 I7 p0 T9 T8 Kw的選擇主要和vdsat和L大小相關
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