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[問題求助] 設計問題

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1#
發表於 2010-9-11 05:39:15 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
在設計電路時,NMOS Drain接電源16V(使用NMOS 16V 製程),
* n! y  f3 e6 o" [. M- d
2 ]* c* L3 V& ]' s& A/ F% b: vSource端及Body端接GND,而Gate所接之電路此時不會給gate任何3 |, T9 J4 `; u! @8 U# W3 M8 ?/ t
6 |8 a. u" B! z+ O* F3 S2 d; C
電壓(包含GND),但模擬Gate之結果,卻有約Vt值之電壓存在,請問7 Y; P9 m- M* a' B) e

0 K0 N( j( W0 M/ a,這是為何?
3 n( {4 k: {' Q: V+ H- C' ~" Z7 m
電路可以想像成一個NMOS,NMOS Drain接電源16V,
. s3 w& Q0 M/ m6 {! Q1 R7 @0 D8 k( p5 ?/ c$ N
Source端及Body端接GND,而Gate是所要看的結果。
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2#
發表於 2010-9-11 13:25:11 | 只看該作者
會不會是因為那點電壓 undefine 的原因,所以存在了 vt
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