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[問題求助] 請問latchup的正確講法

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1#
發表於 2008-3-19 23:59:01 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
latchup是因為靠近Rnwell電阻大,所以VB1<VE1=VDD所以第一及的BJT導通,所以產生射極電流,然後產生集極電流,集極電流流到Rsub(大電阻),所以端電壓升高也就是第二級的base端,所以第二級的bjt導通,所以產生第二級的Ic電流,所以IB1的電流變大,導致IE1也變大,如此一直循環導致電流越來越大,把晶片燒毀 不知道這樣說對不對,但書上說是VDD跟GND短路是捨麼意思?不是只是因為電流太大的緣故嗎?
  {; E5 l: s; W, S: R& U! `請知道的大大回答我 謝謝
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2#
發表於 2008-3-20 08:22:59 | 只看該作者
hi~
; d8 w- q5 h( s5 x& r: h6 q) h# O電流太大,形同短路1 I9 m: ]& h4 ~; S8 L4 @
所以直接說VDD與GND SHORT
3#
發表於 2008-3-20 08:28:29 | 只看該作者
我對這問題的理解如下:
/ R% \( ~. }  G2 V* B
8 t% S7 Z$ _* P1 E1 r1.
. S: z7 F' p* x# ^4 h# ~6 KCMOS製程  我們做出來的電路  如果正常工作  電流應該是會在 substrate 基底的表面流動.....
3 @0 K) U' V' W# ]2 h比方一個  反相器  如果正常工作時  不是PMOS開 NMOS關   就是NMOS開  PMOS關4 ~5 |% p* K  A4 B5 t/ q
如果哪天   NMOS PMOS 都開,  那這個反相器 就無法正常工作了  (已經沒有反相的效果)
0 ?( A1 ]# L2 v! A4 i! n輸出  OUT  那一點  PMOS NMOS的電流在 Fighting.  此時  電流正是從 VDD流到 VSS去...9 ?5 ^  |5 Y3 p' {$ d# w

; C) X; c+ B% @( i) O% `8 q2.  我原本預期電流只會在基底的表面流動.9 g% _+ F  N) s$ m- W5 n" m' T
     但只要LATCH-UP現象一發生  電流卻會在  基底  底下 由 VDD 流到 VSS.... (正常電流流動在1F, 此時LATCH-UP, 電流是在B2或B3跑)
5 d3 y5 E& X- o% r- z     (這是我不想要發生的效應,只要一發生所有邏輯電路都不能正常工作了...)
7 f& a2 X$ |# G* J. }. j     其他就麻煩您自己看教科書   SCR電路  等效於  CMOS 剖面圖的 相關說明, Latch-up是個不可逆的效應  只要發生 Chip就會死得不明不白...: [2 g1 F5 b0 A- N
     教科書上通常會寫  降低Rwell電阻或是降低寄生BJT Beta去壓制 Latch-up效應,
3 M3 z' T* M7 F2 K6 t; b     Layout上常見的作法就是每隔一段距離就要打 contact上去
3 V$ `" r4 Y1 ~7 F3 I      主旨就是在降低 Rwell電阻.
$ i2 p5 j$ d* e- o' w' D     不然就是要圍 Guard ring或 Double guard ring, 其中一個功用是 讓 SCR等效電路不要出現,自然就不會有 Latch-up的危險.. ]4 s4 i. X1 r/ G& Z; A: U
+ P  v% f4 {9 |( h" V; O! m" P" f
如果這些內容有什麼遺漏或有誤的地方,也歡迎大家多補充.$ l. m' y; H& [: B( }2 Y
4 g* W/ s% C8 d) R/ b& Q
[ 本帖最後由 yhchang 於 2008-3-20 08:37 AM 編輯 ]
4#
發表於 2008-3-20 10:07:04 | 只看該作者
請問一下什麼是SCR呢?
! |. x$ G; h! o7 l**因為要防latch up 就高壓與低壓隔開.ESD的PMOS 與NMOS隔開.
5#
發表於 2008-3-20 13:09:59 | 只看該作者
SCR:矽控整流子
  J( L2 e2 F/ q, Z4 ]其實就像BJT,只是它用來做開關而已
; v* g- A. v" \- Y# i4 x7 |& S8 `但其結構是為PNPN,啟動後就永久開啟,需OPEN才會停止& |- P3 I# }& L; _
典型的SCR開啟時間是1us左右,關閉時間約5~30us
6#
發表於 2008-3-21 12:00:58 | 只看該作者
这几天老听到说片子LATCH-UP了,但是我从书上看到的,这种现象只在PMOS NMOS之间容易发生,若单种MOS管在一个地方的话就不会发生,是吗?对于这个问题我一直不是很理解,请各位指教指教~
7#
發表於 2008-3-25 10:23:02 | 只看該作者

回復 5# 的帖子

Thanks for your answer.
% W8 G$ h& h+ U; R. N, XThanks for your answer.  f0 B7 H% R$ x$ a5 `% v: T
Thanks for your answer.
8#
發表於 2008-3-27 22:45:07 | 只看該作者

回復 6# 的帖子

我的理解是 如果 PMOS 與NMOS 距離夠遠  中間又有 Guard ring 圍住的話
3 g" B+ [% q. ?7 d: O3 g7 |7 V  _; |那麼substrate底下所構成的等效電路 就不是  SCR電路
* @- |8 ^! S8 P5 A' F$ P7 d而是單獨的 PMOS  或 單獨的NMOS
9#
發表於 2008-3-30 20:43:13 | 只看該作者
接樓上:
) L4 _0 H" n; U( `1 W! E  I( ^- h其實我也一直在想,經常說的latch-up都是PMOS和NMOS之間的,但是好像聽説異電位的NWell之間 更容易 發生。
9 m1 @& E+ r  i+ i" Y6 H7 D1 H: }還有一個問題是,如果NMOS的一個端接的是VDD要注意什麽,是不是要注意ERC會引起擊穿還是什麽啊?
10#
發表於 2008-5-21 13:16:12 | 只看該作者
原帖由 tommy01 於 2008-3-19 11:59 PM 發表 " e3 x+ `2 V1 M- ]8 l4 B0 Z) Y
latchup是因為靠近Rnwell電阻大,所以VB1

1 ~0 h+ |1 h7 e7 B! W6 v+ \
& H$ I( _- S+ m* s, G3 Y/ L8 T6 e6 g) ]( C
latch up一但發生,最後的結果不是gate被打穿就是juntion punch through或是metal燒毀。
( V- r, |" ~1 ^2 Y$ G除了最後一項原因,其他會導致vdd gnd short所以書上講的也沒錯。8 j" \$ o; |0 @3 p- i) t' O
只是他只講出結果而已。
11#
發表於 2010-12-9 21:25:07 | 只看該作者
蟹蟹大大分享$ d6 C' \- E- [: o
受益良多
12#
發表於 2017-2-9 16:24:02 | 只看該作者
謝謝講解
' v5 x& i) i& X5 R早一點看到就不會懊惱就麼久了
13#
發表於 2021-3-16 12:57:09 | 只看該作者
謝謝大大無私分享
& D6 v0 p- @4 A* k受益良多感恩大德
14#
發表於 2021-6-3 23:37:55 | 只看該作者
謝謝大大無私分享
; k+ N3 J: m4 P2 R受益良多感恩大德
15#
發表於 2021-6-28 10:13:34 | 只看該作者
CMOS剖面圖畫出來,寄生BJT跟R標示出來,解釋一下寄生電路的動作原理
16#
發表於 2021-8-23 17:03:49 | 只看該作者
感謝大大講解* N; m  F$ E2 A& a8 ]4 M* D1 i6 Y
非常謝謝
17#
發表於 2021-8-25 09:19:58 | 只看該作者
- M% h+ o  H+ e: V
Thanks for your answer.
1 v0 R$ W0 U9 K* m2 d8 P  _Thanks for your answer.
5 H9 y3 ]. t2 g3 F7 _( uThanks for your answer.
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