MOS承受電壓的問題

monkeybad

請問一下各位
一般MOS假如是for 3.3V的製程 那表示MOS的最高電壓只能承受3.3V
那請問這個限制是只有對閘極跟其他極點的電壓差而已嗎 還是所有電壓差都不能超過3.3V?
換句話說一顆MOS有 D G S B四個極點
那是不是只有VGS VGD VGB這電壓不能超過3.3V(因為怕閘極被打穿)
對於VDS VDB VSB這些電壓有沒有限制呢?
" i1 `  ^9 H- O& P0 A提這個問題主要是因為晶圓廠製程通常只能包含兩個電壓 就是1.2v和3.3v 或是 1.2v和5v
; ?% e: w% V) m好像沒有提供三種電壓都可以的製程
' ^! Y8 c* a3 {: c; l那現在我想要做一顆PGA 只能用3.3v的MOS來做 但是輸出電壓範圍為1V到4V 要求要有至少8bit以上的線性度
頻率為20MEG左右 放大倍數為1-2.5倍可調整

7 I/ y$ m" O7 E* \6 u1 }7 M. y[ 本帖最後由 monkeybad 於 2007-10-12 12:04 PM 編輯 ]

monkeybad

那再請問一下
7 C- `. S. |! E% |& U/ I! |! D9 bVgs太大會把閘極的gate打穿
- [% A9 B2 P  `2 A7 f1 c- I那假如Vds大太的話 會對MOS有什麼影響呢?
6 A4 i! M: ]# t% H, ~( ~' T如果把L弄大一點 會不會比較能承受較大的Vds?

monkeybad

OP的MOS都是SMIC0.13 for 3.3V製程
為了要讓輸出Swing能到4V和1V 我OP的VDD拉高到5V 然後我為了閃VDS的rule
+ M: u8 D& W" ~7 n在上面又多疊接一級PMOS 經過模擬後檢查每顆MOS的VGS,VDS 都有小於3.5V
2 m- @9 m; x, k2 r# [- ?4 ^VIDEO Buffer採用Inverting的接法 放大兩倍
請問這樣會有問題嗎?

; ]2 u7 j8 }3 S5 [3 p[ 本帖最後由 monkeybad 於 2007-10-26 10:44 AM 編輯 ]

monkeybad

Hi! WUWEN
$ w' p! N0 ^+ K6 M9 c6 I: Y" R/ Q2 dYes, you're right that to power down this circuit is a problem.
Thanks for reminding me this issue.
A straight way I think is that directly turn off the 5V-VDD to 0.
. d3 d% p3 W/ D6 i# z* @  iBut this may need a separated power line.

[ 本帖最後由 monkeybad 於 2007-10-31 03:41 PM 編輯 ]