DRC所出現的問題？

shihchia

1、ｐ0.R.1 (@Min poly area coverage <14%
DENSITY POLYI INSIDE OF EXTENT < 0.14
) ^$ ?# P& g4 x* F: V( G& Tpoly_DENSITY.log: 0.6 6.3 65.35 28.1  0.0940808

2、M1.R.1 {@ Min M1 area coverage <30%
* r' v& E- N$ }) @2 V. tDENSITY M1I INSIDE OF EXTENT < 0.3
' \+ D+ p) }+ ]: \% G& j! U* k  Z4 K" qM1_DENSITY.log: 2.95 4.75 67.15 30.25  0.250681
  q7 Y) u( Q! c+ ~' [
" I! b* q6 }0 K5 Q7 s- V3、M２.R.1 {@ Min M1 area coverage <30%
DENSITY M２I INSIDE OF EXTENT < 0.3
M2_DENSITY.log: 3.7 7.2 68.4 26.3  0.0331737


最近在layout全加器，在DRC時，遇到的這三個錯誤訊息
8 a7 x, S3 n( P0 I. e5 k0 b大家幫幫忙，一起替我解決一下唄
; G/ Z) s& L/ {5 W0 Y謝謝啦！！！

u9513349

area coverage <14%
: k3 n7 R4 j& A/ h/ M
; M) r; F; {/ s5 barea coverage <30%
0 k; z) r. p8 b4 x& t' f
在drc來講是正常的(那是當作業,非下線)
( U( i4 q/ u& c  f* ?: f2 ~; r$ E
如果要下線的話,就要補滿ｍｅｔａｌ　和　ｃｏｎｔａｃｔ

motofatfat

通常在小block時,這個問題會忽略,
2 k; S& i+ H" _- Q( [. @# G5 M. }* G等到最上層整合時,再一次補齊
或是框出不補ㄉ地方後,通常是類比或重要ㄉ地方
" B4 }# ?5 C' s% ~0 I8 z% s' f讓光罩公司去補

cjchao

非 chip-level 時，可視這個問題為"假錯"，不需解。

sw5722

像我們通常在小block時,這個問題會視為"假錯",
等到上層整合時,再一次補齊.
* l; S2 T& ~8 i, Q3 v高密度是可以增加良率的.

小朱仔

這三個錯誤只要多補 poly metal1 metal2 dummy就可以解決了
像ploy gate要14% 但你只有9% 所以還要在努力加很多dummy poly這樣就可以過了
其餘依此類推,製程廠會要求density要夠是因為怕密度不足會造成Top Layer過重壓誇下層所以建議還是補滿