如何減少RC效應?

breaking622

小弟我在畫BANDGAP的電路,不過畫出來去看他的波形和原本模擬HSPICE的波形差很多!

2 D! z9 k& p5 K& @7 U# y所以在想說會不會有可能是RC效應造成結果.不過我不是很懂LAYOUT上的一些物理效應.

希望有人可以幫我解答一下.也希望可以知道在畫一個LAYOUT上他的跑線該怎麼跑會比較合適!
. Z6 [4 B; V3 M( S9 J- c9 A/ }& [, G
謝謝!

edengod

沒給你的 BANDGAP 的電路 及 Layout
很難知道你的問題在哪邊

; C* m1 i) r$ @- V5 h1 S0 e6 h若方便  請 PO 一下吧

u9513349

還沒嘗試過劃混合的電路~
$ D/ S- [8 b( y. u; G
不過之前上課老師說盡量能把METAL能簡短就短~

  O" ]! Y+ P0 I  r因為METAL帶著許多的RC效應

kf_chiang

bandgap 電路如果有使用  BJT 的話,應該使用 同心圓 排列,如果電阻有比例性的話,應該考慮 matching 的交錯排法,對於 gate 接在一起的 MOS 也應該考慮 matching 的交錯排法,如此應該會有所改善,提供給你做參考.

duckdh

儘量縮短彼此之間的距離,
1 h0 t, K  z# _+ \. t) B) P5 }' }這樣有助於消滅額外的雜訊干擾,
越短越佳

yhchang

我覺得可以用一個簡單的方法
; D! Z- g5 n, j( i" z3 O( r就是把你的Bandgap的LPE檔案拿出來看
9 z! b4 w8 Z2 B7 l6 z# P& C把寄生電容排序一下
! R# ~4 K5 L/ |* t( W再把寄生最嚴重的幾個點拿出來看
8 ^% T0 ?, y# I5 t) @/ j( d; d; R看看寄生效應最嚴重的點是在你電路的哪些地方?
8 [' Q% L' y5 x0 `/ X其實這些點只要出現在你的 Cueent Mirror或是BJT或是Resistance
# ~! q$ o# H2 v2 x3 i2 _) x或OP附近   相信都會對你的Bandgap 它整體的Performance
/ z" n: d5 B( ^" v% }8 N+ A造成很嚴重的影響
; F% Y$ n& X" f* v& _然後你再去想  到底該 怎麼重畫它  才可以降低這些點的
Parastic Capacitance

[ 本帖最後由 yhchang 於 2008-1-27 11:13 PM 編輯 ]

breaking622

這是我的電路圖和LAYOUT圖.
) i* D5 ^# X. o7 z' D
% _- ~4 B# `1 Q9 F9 P0 R
我有想要看LPE,不過我看不出來他的排序.

1 U# @+ f: _1 j8 ]8 E謝謝各位高手給我這麼多建議~~

edengod

看過你的圖了
1.BJT 上線太亂了   3條線  卻拉了很多不必要的線
2.在圖中間 CAP 跟MOS 間的線交錯太多了
& |, V" p. r5 S  p+ B3.電路圖跟 layout 是不符的 電路圖的 R 都是1K Layout 一看就明顯差很多
! r$ G; J# @9 ]" H$ A2 N- ^& U4.電路圖 也不是正確對的
, U5 L* l* r1 `  F7 \  x5.VREF 是哪根線  因電路圖跟 layout 是不符的  是看不出來的
" a( K6 c& u9 O( v  N6.你沒說哪個 RC 不好   我只能猜 VREF
0 r: V, X& Z6 w" b* B7.我猜VREF 是圖左上 R 出來後又分兩條線的哪根 就圖最上方的哪條線
9 r8 l* D* O* f你就 R1 連到 NMOS Drain 的路經太長 R2 連到 Pmos Gate 也太長
" n, _8 x& R$ U' y我認為你標 M2 的為 NMOS M1 的是 PMOS
若上述都給我猜中 哪你要 減少 VREF RC效應  就將R由左邊改到右邊 BJT 接到 R 的線也要改成
, D% }3 Q6 a  @跟現在一樣是靠近的   是不是這樣呢  給我說一下  謝謝

breaking622

1.因為BJT上一些元件是要接在一起的,所以才這樣畫.因為小弟也不知道還可以怎樣去接線.
1 k4 T6 V+ z1 S3 y, k* i請問大大有什麼可以建議我去修改的呢?
1 Z/ G5 S- H, [2 K3 T+ q1 o) W
2.為了要避免圖中間交錯線太多,是否要把整個電路從新排列過呢?
% f& T2 h1 Y# y* G. k  V) @3 p( ?
3.抱歉,因為真正的電阻值我沒有打上去.因為身邊沒有此電路圖的電子檔,
所以上面的元件都沒有尺寸.
- R. j) x& j( R& Q- ^! X, G
  h( O1 u5 ~/ O4.電路圖不是正確的是指??這個電路圖沒有任何功能??
4 d5 T7 M7 ?5 D) Z# E3 \
2 |, y0 ?2 A- m0 _( G% L) v3 D5.VREF是再電阻的第二根
3 e0 @, ^8 h* \' k* @: ?
6.想請問大大,該怎麼去看他哪一個區塊的RC效應比較嚴重??
) k) k# d* a' W% G6 ^% o% t* L  所以小弟我也不知道哪一部分的RC效應比較嚴重.
5 c0 ]. k8 L+ W5 B: I% w我知道把它萃取出來去RUN HSPICE之後可以看到一大堆的R值和C值,
# h. H( j. T4 y( K不過我不知道該怎麼去找那些是在佈局圖的哪裡.

7.我標M2的是 PMOS   M1的是NMOS ,路徑太長我在想把法去把它縮減.


. k' {0 f+ w8 @6 ~6 B( ~* Q' k7 }/ F謝謝大大的解說!!

breaking622

想請問大大~~~~該怎麼看LPE檔裡面的電容排序??

yhchang

做完 LPE 之後    能過LPE就表示LVS也通過了
% d( S6 |, D9 [" c這時候電路上 你想要看的節點   即使沒有打LABEL 也應該會有流水號
應該會是以 Hierarchical 形式 呈現
) e, n! |; ^" S" }
以Calibre來說  會是這樣的格式
6 I: ^% }, q) z% p! M
寄生電容編號          節點名稱A                      節點名稱B     寄生電容值                        
+ m# s4 }1 E/ m, q1 i) Oc000012345           xsdctl.xyctl.n1n4316       vss               7.66ff
8 B% Y6 J: C+ [! S/ W5 ]c000012346           xsdctl.xyctl.rba0              vss                8.50ff
0 o( u8 T! g0 f4 p3 h9 t  @6 m....
9 t) Q' n* o  u) j$ r! s" H0 F
$ y' ^/ n" j; }3 L( m  C這裡的節點AB可以是
* g5 q) J- q) g* \7 w0 j可以是某個點對VSS的電容
也可以是兩個點之間的 Couple 電容
) j) P" n2 E" ~
, F" a' k# g+ O9 A  C不知道這樣有沒有回答到你的問題
如果你去點 你的電路的 Line  應該會出現流水號的節點名稱
% x, S/ K, M% T" }1 S# c你再去看 LPE檔案裡面有沒有那個節點名稱 對 VSS的寄生電容值

yhchang

抱歉一文多貼   只是我覺得兩篇文章好像都可以用同樣的答案來回覆 ^_^|||

/ ~) H% E& B4 p我印象中 Calibre 有三種抽取方式

1.  Lump
7 v# Y: @4 M3 n+ _  y& H2. Distribute
0 T' s( G& Y9 u8 k3. point to point

% d, k& j8 [0 c% Q) a$ }  d選第二種  第二種是把 節點 用 RC  Pai-model(抱歉不會寫數學符號)的形式表示
所以會看不到該節點的 total 的寄生電容
* R! `. d! q- {: U5 P
選第一種  會把 該點對地的電容算出來  但是電阻會被忽略
選第三種  除了 RC Pai-model之外還會有 couple電容出現.
. {! q  C, Z" g# |
6 ]- j* D  A$ t0 n1 \0 n所以選擇第一種抽取方式 應該是你想要的單點對地的寄生電容  電阻的部份 自己看製程資料的
各層的 square電阻 自己model就可以了.

2 R2 q* L. H# Y: |- s0 L選擇第一種抽取方式 得到LPE之後   在把電容值做排序
& k4 @" {3 d1 w# ~; Rsort -n +2  lpe_file  >!  new_file
7 h# t2 J) }. Y+ k  v; c就可以看到  哪些節點比較 Critical了
自然就會明白 那些節點在連接的時候,  Layout畫得不好.
0 C! S: T7 p1 o# ?7 E
2 [8 d7 m5 j1 B* e- G: ~' S[ 本帖最後由 yhchang 於 2008-1-31 11:03 PM 編輯 ]

minxia.lee

看完了各位的评论，很有收获，有个问题，在dracula中怎么编译lpe文件（command file已经写出，但不知道怎么运行）？

小緯仔

多注意matching還有少用poly來當導線
因為poly的阻值很高

I1121MISSHONEY

多謝大家的分享心得
此類資料對我幫助很大
幸虧有你門分享可以讓我學到更多

viasanviasan

蓄短當然是越好；但考量到Noise或Floorplan，而無法避免時，還有些原則:
6 ^# H9 d. f7 ]# ^+ p3 H/ m$ ~3 ]) h- A出circuit的線或稱Pin的width應儘量寬(可與Drain or source端可出METAL相同)，
; B. ^+ t+ u* x. Z2 c) n, _* I出Pin後的Path以砲管型Metal逐步加寬!
% ]' t# g. n5 a* e9 C  g並可用多層Metal來layout，並在可用的Routing Layer多層次間加入Metal(Overlap layer)，
最重要的是，在不同層次的Metal間，打滿VIA(VIA電阻遠大於Metal! 相關RC參數在Design Rule中有資訊)。

lnxmj

dracula 中运行lpe　与运行lvs基本一样．你可以运行一下,看输出文件．