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想請教各位前輩
( P& R {: J H+ r在 DAC 之中 Glitch Energy 這個效能參數的意義7 Z9 T; D3 m1 v# n: \
每個人的 DAC 電路中基本上都會有 de-glitch latch 的 subckt
# H, X8 ~2 {8 C0 B例如說 switch 的交點 要上交叉(for NMOS) or 下交叉 (for PMOS) \" e3 S/ P4 H, w1 k) T) @ Q
此目的都是為了 避免 glitch 的影響
: x5 V1 L# ^# H但,若就非高速操作的情形之下7 s) j1 W7 P" x/ B! n, i3 k
在sample data 的時間內,若可達到穩定值 or 小於 0.5lsb
8 K6 k" E& d! P% V/ h( ^那 glitch 的大小是否就可以不去考慮了?
- T8 g3 y5 }& q) k$ ]) I是否只要以 settling time 為依歸即可, glitch energy 參考就好了
; K- {, V$ Z5 r2 B3 X0 r# d% D. H y, B/ ?; ]4 J
此外, glitch energy 的計算方法是在 error band 上下的面積互消! ]5 c# j9 f- m( k
如此加減,有可能得到一個小的 glitch energy 8 O& V9 v( l' p, [. I% D
但是輸出訊號仍極不穩定 B4 B8 }' m9 W2 w' s5 F
那這樣的定義又是為何?4 X' o. G1 w( `& ^, a
5 m: M2 s* T# E; K+ S
看到有人說 glitch的大小會影響到 SFDR 1 ] i0 T/ t, F& G
我認為一樣是和 settling time 有關/ g- b, g1 v4 i9 n! A! S
在穩態時間內,若無法達到穩定值
$ G# s" A) ^) T$ G8 E P那麼就會變成頻域上的 harmonic tone
1 ?5 J' z' l* r是否是如此解釋呢?% B9 [6 y" d( O8 d! _
( ^2 e7 t# O% a* r0 N) x) f由於書上看到的解釋不甚了解( b& y. D) o* B7 D# F9 k9 m
所以請各位前輩指點,謝謝! |
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