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〔前言〕. c* o" @* c! f
各位先進你們好!$ I/ }. {, e' g/ v' |
小弟目前還是學生,接觸Verilog大約半年的時間. D( D T7 I: Q% \
因為之前做的題目比較小,不是只有做到Function Simulation. b* ^' N0 f" _* T
就是直接在合成後燒寫到實驗板上做測試7 g5 H# |% [8 \* X
因此對於後模擬比較不熟悉,還請各位多多指教!% F! _7 m3 f/ ?. K* M/ s
- ], X- e8 {) k8 q 小弟最近開始因為需要製作比較龐大的電路,且要對電路做速度的評估,因此要使用到後模擬的功能。 y' q/ t* U; Y( [$ e
但是在做後模擬的時候卻發生了奇怪的現象,令我不知如何是好
' f }. _0 v4 ~ 希望各位前輩能不吝指教,若是日後有小弟能幫忙的地方,必定會盡我最大的力量予以回報。
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〔問題描述〕( S( X( p! W: }) r% Y
在我設計完我的電路後,便做了行為模擬(Behavioral Simulation)
$ d9 g3 \; Z3 u: K { 將錯誤一一解決後,就依序跑了
2 E& t/ {8 D# x4 w- _$ t Post-Translate Simulation
2 x' X/ W7 E; O. } Post-Map Simulation) g! O# |, o* S- I% P% ^
Post-Route Simulation
9 }+ ]- o, w1 V. n: \- i 以功能來看都沒有錯誤,且也都有成功的將程式轉換成各個階層的設計
9 p% T" Y. p# M) f 但是從頭到尾模擬出來的波形,都沒有任何的時間延遲
3 ?" ~8 I0 i o: m& g 皆與功能模擬時完全一樣,因此我完全摸不著頭緒
9 a% K2 T) g# _" @ 因此來請問各位先進,不知是否能給我點提示,感激不盡!
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6 A. ]: p: v9 {/ Y. S1 m〔軟體版本〕
6 Q1 D+ u" `3 C- i 程式編譯及撰寫:Xilinx ISE 10.1 n: h- [2 N9 E# o. t- u9 B
波形模擬 :Modelsim SE 6.3g% m" d! @7 `0 z0 p% M$ g8 ~
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