PLL模擬

bigbigbird

這是小弟我做的PLL模擬圖  只是一般上看到的都是在最高點時  過一會就開始放電
) y- j4 o8 M! s2 _: ^0 w而我的卻過了好一陣子  請問這是什麼原因呢  
2 I. G  n: G2 R1 e$ T9 p$ U% M是穩定時間的關係嗎  還是有其她的因素存在  麻煩高手解答囉  謝謝
. L2 i) e! @0 [, a' c" Y, k9 t

gyamwoo

我覺得是你refence的clock沒有跟除頻器的clock在相距很近的時間輸入pfd
或者是你的pfd沒有在這兩個訊號為0(for rising edge) 或1(for falling edge)時被
$ v* C5 v! [  p. ]. j啟動
( H" I( P- H4 H- W# _因為上述發生的情況造成cp的誤充電才會有一直衝衝衝到1.8，反正pfd能反應
出輸入兩個訊號的快慢、相位差。自然鎖得回來。
9 h3 n, n7 h  V( ?0 g1 w+ J
8 i4 C2 h3 i5 D6 }- M0 l3 x$ V我是認為啦…看transient的ringing應該要等pll鎖定後突然改變除頻數或者是輸
. A( j+ R% T' S4 z6 z入的頻率。得到的transient的locking time
畢竟有人量測會看這開始一瞬間的transient嗎？
1 ~9 {! v/ a  b9 r/ D% }6 Q% `模擬的時候你可以微調reference clock的delay 與 除頻器輸出訊號的邊緣稍稍對
4 q4 _9 L8 K- |9 x齊~
( w: H$ M8 [3 K. `不知道我這樣說，大家認為可不可以？

大大山

the time of delay is long ,you can check it.

lishang

Check your loop bandwidth, you can find out what's wrong.