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6,要注意latch up,感性负载会差生瞬态负冲击,而大的衬底注入,电源支路网络的波动,使得latch up的几率巨增。
1 Z; @; ^, t* ]1 f" e7,大尺寸的管子,要注意栅极电阻,相反导线寄生电容反倒无上大雅。尽可能充分的连接GATE端,当然如果设计中对3 O: a8 g, j. C0 \$ c9 u
对开关损耗,推动能力无要求,或者无精确要求,也可省略,虽然大多数OWER MOS 也只是个粗枝大叶的东西,但是还请务事先必确定这一点。。
# X% N/ V+ I- Q5 T, u/ j8,再考虑下G-BOUNDING ,为什么没有几十A的ASIC?1mil能走多少和封装先确认好,不行就加粗,加粗之后需考虑你的PAD够不够大,够不够远等等。
6 U! q3 i/ k' q* p" j2 @9,再者,就要考虑下功率,1w 以上的东东会比较烫,想做的可靠需要加散热片,当然封装也是个问题,但是怎么换算热阻,怎么算散热片的接触面积,实在忘光光了,最好参考下老工程师的设计,有几本书有讲,那个 Power Hybrid Circuit Design and Manufacture,有些介绍,但是洋文,看不太懂。正在啃,好像很硬,欢迎讨论。9 z) L% p" I6 v
10,最后再再再提醒下,不要迷信仿真结果,可能有问题的节点一定要仔细考量,系统要完善,不要拿数字观点看模拟问题。 |
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