如何用verilog將變數前後補上幾個位元

jianping

Dear 大大:
/ D4 K- E, V4 M2 B$ F# ~/ d( v6 [可否請教一下 ,下面為一段VHDL語法寫成的CODE,
DATA<=INPUT;
ABT<="00"& DATA &"0000";
1 E- ]1 l: x" z5 @, Q) s上面第二行用意應該為將DATA變數前後補上2和4個位元.
% w; q$ d+ n2 L* C7 r5 i* M" b( e8 r可否請問,如果上述VHDL我想要用Verilog語法來寫,應該要如何寫才會將變數前後補上2和4個位元.
* b( `. b, N% f4 J9 L
/ r9 P: i) G/ [( L* x) d2 ^  m' I感謝

ikki

Verilog 合併訊號
ABT<={2'b00, DATA, 4'b0000};