dc中如何处理多时钟的？

chibijia

现在我进行dc的学习，设计的一个顶层模块里面需要考虑多时钟，电路连接关系具体如下：
: j" m. i& f/ k9 L. ?! fsubmodule1 :子模块
6 n  h' _0 J, o1 @        module A(clk,rst_n,data_in,data_bina);
        module B(clk,rst_n,seg_out)；
        module C(data_bina ,clk,rst_n,data_bcd);
        module D(clk,rst_n,clk_10Hz,clk_100Hz);
topmodule topmodule(clk,rst_n,data_in,seg_out);其中clk,rst_n,data_in为输入，seg_out为输出。而其他的为中间信号
0 m* w8 O5 a7 X( v5 v/ ttopmodule 的例化如下：顶层模块
: ]# i' o# X% D! XA a(.clk(clk_10Hz),.rst_n(rst_n),.data_in(data_in),.data_bina(data_bina));
* W  v9 c2 _! W1 }. p( C    B b(.clk(clk_100Hz),.rst_n(rst_n),.seg_out(seg_out));
    C c(.clk(clk_10Hz),.rst_n(rst_n),.data_bina(dat_bina),.data_bcd (data_bcd));
/ C5 b' X9 m, {$ T4 Q$ B0 D    D d(.clk(clk),.rst_n(rst_n),.clk_10H(clk_10Hz),.clk_100Hz(clk_100Hz));
/ T1 o# B6 K9 A' W请问向这种一个模块中需要处理多个时钟情况，怎样用dc综合？
2 W5 g9 R  {  i) Z  S我用gui设置端口，不成功，尝试着用脚本来产生内部时钟clk_10Hz和clk-100Hz也提示说有几个unsolved 的reference，有没有谁处理过这种情况的问题？望解答一下！

aaaach

如果你使用Top down synthesis,應該在top module 可以看到你如何產生其他的clock
* S' ?6 ]% m9 m若每個clock相互獨立,可以個別create clock,且彼此設為false path
' u" m9 f2 ~1 ^8 m& V" a7 M4 A8 L若有倍率關係可使用multi 幾倍的方法
( J6 q( H+ P7 ^" r( }/ J不知道這樣對你有沒有幫助