如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
" k: Y: ]( g" ^3 a' k5 v1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".
" w0 P2 v) d% N8 a7 |% \5 e
default_wire_load : "ForQA" ;
! Z' A8 R0 t8 B5 U  
7 m2 |7 q* h8 ~. X0 M7 w- O: w/* QA wire-load */
2 B; U+ e5 {* H- v. V5 o$ G8 k! C  wire_load("ForQA") {
    resistance        : 0;
    capacitance        : 1;
( ]1 F! Y% A% u2 s8 x' y    area        : 1;
. p4 s! U) B9 |3 M1 d6 F" E    slope        : 1;
0 x6 v# C; g% O; y0 K5 P8 I    fanout_length(1,0);
    fanout_length(10,0);
$ r# ]- f) S  e* X# C  }
/ r. X; j5 |7 q5 l6 w
不是 default_wire_load : "ForQA" ;
' {/ K4 g2 a1 u* R+ ^* M% o; q: ~# K則 script file 裡寫
9 Q2 Q( j. X, s% C; Q; G# }. V9 iset auto_wire_load_selection false
3 l. S3 I% M: F5 Sset_wire_load_mode top
set_wire_load_model -name ForQA -library <your_library>
6 d$ t- M' a! Y/ e3 l' R$ O4 H! g4 H
; ?0 ~+ H: [% T2 Q2.或查用 set_load 0 ... 的方法 for all ports and all nets