如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
7 i9 y2 n* C; m: L3 `4 Q. B, b1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".

8 w8 w3 w7 X3 t) Idefault_wire_load : "ForQA" ;
4 p( D* H; e0 X: V. L' V  
* _4 E4 \5 W) C2 h# F: n/* QA wire-load */
  wire_load("ForQA") {
    resistance        : 0;
/ ]9 _, N1 n3 C% y9 M, j    capacitance        : 1;
% m6 k) e( W. r9 J8 X7 I; B    area        : 1;
6 N% L4 J3 s7 d; y  N    slope        : 1;
    fanout_length(1,0);
4 \& \6 z, E1 T2 t: j( M    fanout_length(10,0);
  }
$ k* b+ a4 ?+ h# ]! K; q! c- b
不是 default_wire_load : "ForQA" ;
則 script file 裡寫
set auto_wire_load_selection false
set_wire_load_mode top
9 z9 m& `" x% }& vset_wire_load_model -name ForQA -library <your_library>
1 n5 `% l. Y1 d" i9 q0 O0 ~
# a# v8 c0 j5 m5 B" ?& W, D. `2.或查用 set_load 0 ... 的方法 for all ports and all nets