如何把wire load設為0, 在做synthesis時?

klim

我已經設set_max_area為0, 但在data path還是會多塞buffer, 因為我的IC system clock頻率很低, 所以實在不需要這些多塞的buffer, 我猜可能是因為wire load的default有值, 故才會塞那些buffer, 故要怎麼把wire load設為0呢? 或是有其它更好的方法?

petert

如果你用Design Compiler
" O: f7 ^+ |: o' a/ a1.查查 你的.lib檔 有沒有這種wireload model "ForQA", 以及 default_wire_load 是不是 "ForQA".

# p8 v/ A. u3 Xdefault_wire_load : "ForQA" ;
  
+ ~3 T$ T0 c" g, a7 P& o/* QA wire-load */
  wire_load("ForQA") {
$ n- b) h% ]- x* s- o    resistance        : 0;
$ L; R% v8 ]+ Y    capacitance        : 1;
9 o5 I( J; u9 V  C; p9 P# [    area        : 1;
    slope        : 1;
    fanout_length(1,0);
" Y7 B; D8 _7 y3 p( ^' n# i4 H" ]    fanout_length(10,0);
  }
( W2 j& M8 i1 h3 ~+ f
7 [4 d! e( |. N不是 default_wire_load : "ForQA" ;
% L7 S4 I: G- c+ Q0 R; [. G則 script file 裡寫
6 m5 G: a' I2 h; ^( s. Rset auto_wire_load_selection false
set_wire_load_mode top
0 H' ]% v, d: _& u. Sset_wire_load_model -name ForQA -library <your_library>

: n. C/ F5 t# f1 |3 f2.或查用 set_load 0 ... 的方法 for all ports and all nets