pll電路加入測vco的控制輸入的問題

gyamwoo

如題。有人會把charge pump跟vco之間的連線拉一端出來以便在量測時對vco做測試。
3 D9 x& x& q1 {: m但拉出來的線往往是造成pll不會動的原因！
( }5 c2 N. l4 l6 ?如果要拉出來需要在電路裡做什麼防止迴路失去穩定性的電路嗎？
我想說若加兩個cmos傳輸閘開關，一個做為切斷迴路，另一個將vco的輸入端與pad相聯，這樣做是不是考慮不夠周詳？
謝謝。

macrohan

谁说拉出来会造成PLL不会动？ 放心拉出来好了，单测VCO时，PLL的CP掉电即可。

finster

一般來說若直接從charge pump and vco之間拉出一條來量測的話,那這條線需有ESD device,那樣子會增加你PLL loop的R and C,故而,除非你在設計PLL時己經精算過這些效應和預估值了,不然不建議你採用此種方式
若真要量測此點電壓,建議採用unity gain buffer的形式來進行量測,一方面阻隔PLL loop被外界的ESD device的干擾,同時又能進行量測,而且也不用擔心在進行量測時probe loading的不確定因素所造成的issue

Zuman

一般來說若直接從charge pump and vco之間拉出一條來量測的話,那這條線需有ESD device,那樣子會增加你PLL l ...
/ S' [' e( v- a! g( u' ~* F/ x. gfinster 發表於 2010-6-12 08:52 AM

) r8 u, i0 X( y3 y& d9 |+ C3 y

) z  ~' ?( ?% m! G. }" g+ A$ E    恩，学习了~~
激动啊，finster大大消失一年多终于出现~~期待大大更多的回复和分享~~