|
本帖最後由 CHIP321 於 2010-4-27 02:47 PM 編輯
* ]. }& S5 n3 @4 _5 X& i. {: \; @% H0 q Z4 b k) X- g
在需要製作wide metal時候, 出于對 Stress 的考慮,大多數廠家都會有min wide和挖slot的設計要求。對slot尺寸也有嚴格要求。但是電流流向複雜,或者電流非常之大的時候,這些SLOT對導綫過電流能力有很大的影響。
, ]1 g+ |$ C6 m9 M之前在學LAYOUT時候,好像有前輩提到,在鋁導線,未使用CMD之前,由于VIA bar 會造成meatl表面凹凸起伏,使各點應力矢量之和降低,起到降低整體應力水平的作用。
* C* v+ _" B) _. H$ s B所以在大量使用VIA的POWER line上可以去除slot,而在IR 等大廠的片子中,我們的確發現有這樣處理的,但是因為沒有做過可靠性方面的試驗,也缺乏嚴格數理推導支持。同時,使用銅導線及新的平坦化措施也對結果有不可忽略的影響。 |0 @' J0 D$ B! [; |
t5 k9 `* a" U' I' p& w所以想請教罎子里的各位前輩,6 K' T9 v9 i. J. j* L4 E' G. ]' G
1 VIAn對寬金屬導綫應力釋放是否依然有效?3 O3 C9 ^, F& c" {& X
2 如果VIAn對Stress釋放無效,那么對於PAD上大片金屬覆蓋為何不會導致由於Stress而導致失效?(PS Power line Stress 引起的失效的確存在!而PAD上很少聽說有類似的情況)! A# \8 K V8 r8 b S
3 如果VIAn對Stress釋放有效,那么VIAn的數量如何確定,在銅互聯情況下,由於Stress而導致在有VIAn的地方出現metal斷裂是存在的,是否可以說' t( w9 e1 T% ?+ d! C
VIA 的數量也不可以無限增多?! a0 c! ]. Z9 E8 A, b
M, x1 ^% m+ V A: G I0 ~/ i; j
檢索到一些論文,但是目前暫時還沒有權限DOWN到,列出目錄,供大家參考了。
0 q8 w& R- `( n# e# k. k
s2 s9 o% G4 N$ a/ o- _6 V外文会议 Stress-induced voiding beneath vias with wide copper metal leads 2004 / @8 @8 T" ~! t" ]
外文会议 Stress-induced voiding in multi-level copper/low-k interconnects 2004 + ^. s. T' y i/ r6 u+ d% k, [
外文会议 Stress-Induced Voiding in Multi-Level Copper/Low-k Interconnects 2004
) }9 F. H! ~- d7 K( j ^/ D外文会议 New Degradation Phenomena of Stress-Induced Voiding inside Via in Copper Interconnects 2007 2 n# L0 ^. ?& t! `4 B6 i, J
外文期刊 Suppression of stress-induced voiding in copper interconnects 2002,vol.102(no.637) |
|