verilog 寫有限狀態機的問題

michael6172

各位大大

我使用的是ISE 11.1版，在寫有限狀態機的時候，沒有把所有的狀態寫完，
# f7 z9 _2 ~: `# W  g! j
例如，用4bit共16個狀態，我只用到10個狀態，所以就寫10個狀態，

; V. ^' L* J! f5 l7 {7 `最後有加上default，這樣的方式寫RTL simulation 的結果是正確的，
# M: M7 ^) G/ P- ]% J! r) _$ p
3 n! Z- |. \" `  ?6 }但是，pose-route simulation 的結果就會有錯誤。
: B2 A8 L: r7 H3 n7 p& {
8 e3 c0 `1 o. _6 ~) K不曉得有沒有大大遇到相同的問題，那都是怎麼解決的?

麻煩各位大大分享一下
& N3 ?: N8 ~+ q6 m0 H
3 J$ t9 S5 }/ V) o1 x6 G  J謝謝

russell

哈囉! 我發訊息給你囉!

需要更多的info. 來幫您解決喔!

) a1 D+ e  L# q; {russell0916@gmail.com

ishoni

有沒有加上這句呢?
! E, i7 x, p* b; X; f! T
"synopsys full_case parallel_case"
4 O- Y& @0 ]0 N9 n+ e
" w! C3 ?/ u1 j+ K幫助描述你的case status...
& z% G1 X) r+ X7 h. n  B
" V+ c/ |  e) {  \3 [+ V% O( d有一篇文章在討論這個:
9 O) W% K9 q5 _  l( N
kunalvyas.com/Documents/fullcase%20and%20parallel%20case.pdf

johndoedie

回復 1# michael6172

會這樣通常是RTL model的方式不正確導致合成後產生latch，但沒看到code&你也沒詳細描述是怎樣的錯誤，很難找出問題
' w8 O, B6 b( p" B( }# j% p% q
另外model FSM時，個人習慣分成3個always block:
9 F' z9 h  W4 |* V
, |3 [  @% N9 s6 ^8 e( q   1. sequential logic part for state assign
- _; H$ o- |" n   2. combinational logic part for state transition
   3. combinational logic part for control signals
( X# b+ E6 J9 }; [
這樣做的好處是可以讓合成器確切的合出FSM，另外閱讀時也可以很清楚的掌握狀態的改變和每個狀態所要做的事，debug的時候比較方便，希望對你有幫助，FYI。

thjan65

樓上建議都是對的.
6 u( \4 p# R5 }( q但是等project 大了, 或是時間趕, 根本懶得 把 sequential & combinational 分開寫.
5 y( z8 G- N, A4 M+ F( ]
4 E; x9 J: t( k7 b! B3 t總言之, 沒看到code, 無法幫您找問題.

superyoure

還是要把code貼出來大家才可以幫你抓問題
不然這樣的描述太籠統了