post-sim 的時間

jsp0520

各為板上的RD好
/ ]; ^: ^* X/ v6 `% v$ n
+ x; |& B' w6 x8 O4 Z; b8 x小弟是研究所的學生  主要是做low power low voltage
' B1 T! ?, z! U9 C0 r! x的DSM電路  現在正在粹 post sim

想請教幾個問題
( D% G* j7 L7 K+ U' g( ~  m1. presim corner 會過但postsim不會過是怎麼回事呢?
2. 粹postsim的時間都很長(FFT)  請問這段時間該做些甚麼呢?
3. 如何從postsim的 .netlist檔去估計寄生的線電阻及線電容?

bernie820

感覺你是第一次做佈局

4 C- s6 [( @6 p, h% ?presim並沒有粹取到寄生電容電阻，可以說僅單純的訊號流通

prosim是已經把你佈局的方式取出你的寄生電容電阻，所以會造成delay等問題

; i% [. E; \" ]8 P然而下線又是一回事喔!必竟上面那兩種都還只是"模擬"
1 F, W2 h) j6 u7 i, w3 {
# Z, g: h/ @8 a* t8 K, O7 {奇景佈局副理說過一句話，再怎樣精確的模擬都還只是模擬，實際完成後會發生什麼事是沒有人可以預測的!

jsp0520

回復 2# bernie820
" V3 Z2 r/ W$ z% c( Y

1 {1 z/ s0 h8 H! q    感謝前輩的回覆
5 j9 w; F% ^5 a+ G- D" N  l小弟的確是第一次做大電路的布局及模擬
: p  J  u. S! m7 s3 a因為速度很慢(FB=100Hz) 自以為這樣的低速在layout時可以不用考露太多
4 D5 Y* V/ y; G* K想請問前輩  在debug時是要把每一點都抓出來看嗎
' |* t6 j3 R! n9 Y我有點混亂了
5 [9 P; f9 Q' c& E% c8 K, g5 d請前輩指教

steady

postsim的netlist里面都含有寄生的線電阻及線電容

smilodon

这个要看你自己的电路对什么更关心了，基本上在做RCX extract时可以对R C做一个限定，对小于某些值的RC 不做提取即可，这样子可以使netlist规模小一些。另外，不是在Low Frequecy下寄生效应就可以忽略了，以OPAMP为例，lyout可能会造成differential pair的matching变差，会造成输出offset的增大。