post-sim 的時間

jsp0520

各為板上的RD好
0 J1 A- @& U- Z* d
小弟是研究所的學生  主要是做low power low voltage
# |# L. H1 F8 o3 k  @! Y的DSM電路  現在正在粹 post sim
9 P- m( B$ S" D$ z# Z4 G
想請教幾個問題
# r! Z, J! _6 Q* ~: q1. presim corner 會過但postsim不會過是怎麼回事呢?
2. 粹postsim的時間都很長(FFT)  請問這段時間該做些甚麼呢?
  v3 X" u7 Z6 r& f" _0 s' c, z3. 如何從postsim的 .netlist檔去估計寄生的線電阻及線電容?

smilodon

这个要看你自己的电路对什么更关心了，基本上在做RCX extract时可以对R C做一个限定，对小于某些值的RC 不做提取即可，这样子可以使netlist规模小一些。另外，不是在Low Frequecy下寄生效应就可以忽略了，以OPAMP为例，lyout可能会造成differential pair的matching变差，会造成输出offset的增大。

steady

postsim的netlist里面都含有寄生的線電阻及線電容

jsp0520

回復 2# bernie820
) n# m: e) \) u' i

    感謝前輩的回覆
+ J$ \2 Y( ]- ?) x; w' S小弟的確是第一次做大電路的布局及模擬
因為速度很慢(FB=100Hz) 自以為這樣的低速在layout時可以不用考露太多
+ H7 W. b' E3 [( E3 v0 s, Z+ \2 }想請問前輩  在debug時是要把每一點都抓出來看嗎
我有點混亂了
+ R' m- Y# h! D請前輩指教

bernie820

感覺你是第一次做佈局

) M7 J: c. H& Z/ Epresim並沒有粹取到寄生電容電阻，可以說僅單純的訊號流通
# x. o9 V5 ^  ?) K. C9 W6 ^/ B
! _" q- e( D  q9 Sprosim是已經把你佈局的方式取出你的寄生電容電阻，所以會造成delay等問題

然而下線又是一回事喔!必竟上面那兩種都還只是"模擬"
5 o! ~8 W8 }. w$ n( N- P4 f# a
3 E. p3 f3 _6 V6 F7 z& f% v" o奇景佈局副理說過一句話，再怎樣精確的模擬都還只是模擬，實際完成後會發生什麼事是沒有人可以預測的!