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[問題求助] OP的MOS問題

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1#
發表於 2010-12-4 23:28:20 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式

) l3 N9 @9 b$ \6 {3 E各位前輩好+ h/ \& n, m' w3 l6 M
       我是剛接觸IC的新手,我現在要做一個簡單的的OP,電路圖如圖3,圖3是電路圖M5的部份,那是之前畢業的學姐做的,我想請問一下,為何他的Layout是像圖2,7 l1 m4 U0 i7 N+ G
他不是就是個PMOS嗎?為什麼它的Layout會變成這樣?是有什麼考量嗎?麻煩各位大大幫我解惑...感恩萬分!!!

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2#
發表於 2010-12-6 13:32:18 | 只看該作者
那個layout 看起來像是 M1 和 M2 8 N2 u" ~" Z3 I, r
是電流鏡, 要做  對稱ㄉ ( match )/ Z! v+ {  B7 u8 |5 h
加上 body 接在 M5 的 D  c5 ^& t7 t) j8 H' y2 N# ?
所以才單獨做吧
3#
發表於 2011-1-11 22:29:55 | 只看該作者
把他圍起來這叫做guard ring 用來避免雜訊干擾
& R$ u0 t4 j- m, ]) r7 o) R* T" r+ \& V3 c
類比電路的部分要特別小心雜訊問題
4#
發表於 2011-1-22 01:10:59 | 只看該作者
感謝大大的分享 ) t! g3 L; B! a+ l
知識因分享而壯大~~~嘻~~~
5#
發表於 2011-1-25 01:36:58 | 只看該作者
m5是那顆op的tail current, mos的畫法應該只是一般的multi-finger,
2 ]3 w" a+ s6 V8 {- M4 L1 b- |# @外面包guard ring應該是不希望電流源受到干擾
6#
發表於 2011-7-13 12:30:03 | 只看該作者
說真的,這並是電流鏡的一部份吧,但跟差動沒有關係,"感覺是把電晶體當一個等效電阻",看了許多電子學課本及電路來的經驗<PS高職課本也有寫,林均電子學也有寫、史密司電子學也有寫>。至於圍RING是看當時的LAYOUT的考量。都說是電路圖的M5了,怎麼會跟差動對有關係咧。要有關係的話,應該是電流平均分散給差動對的關係吧。
7#
發表於 2011-9-15 14:28:38 | 只看該作者
就一般圍了RING的MOS 防止雜訊干擾囉
8#
發表於 2011-11-2 10:38:17 | 只看該作者
一般類比電路較注意雜訊問題,
- i5 D9 U6 z9 y5 k# a5 [因此加guard ring是常見的做法~
9#
發表於 2011-11-17 02:25:53 | 只看該作者
M5 M6 M10 M11 如果源端电位相同的话  他们是电流镜 因为他们的Vgs 是一样的
10#
發表於 2012-5-12 21:48:44 | 只看該作者
好複雜!!可以教我嗎?好複雜阿!!!
11#
發表於 2012-5-17 10:50:27 | 只看該作者
M5和M8畫在一起,6 g. r8 a/ l5 M! @; y9 o
共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,共用省面積,) T( ]* `9 }. [$ M% r
就是這麼簡單
12#
發表於 2012-6-13 11:29:11 | 只看該作者
沒有什麼特殊之處,就單純用Ring圍起來而已4 O( x5 R  ?8 F
通常擺法會是+ {1 D& b/ T2 L: i/ V0 i# U
M5、M8(PMOS)
7 D* x& i; O6 X9 R2 L4 FM3、M4、M7(NMOS)( z$ L6 Q8 h+ D: Y8 y
M1、M2(PMOS)# Q' m) z& y( |1 h% P$ B. R  t
% b4 D$ K& K& g- b
因為M1、M2的Well電位跟M5、M8不同,擺在附近的話會因為DRC的關係浪費不少空間' d) K/ \' A# ~% O* Q
不過實際情況都要看所有電路而定
13#
發表於 2013-1-28 16:55:31 | 只看該作者
回復 10# 930709 : T. B' N4 A* U  k# A+ ~! D3 k* Z
$ {( `- t  |, a5 I
; A1 K, U. ^8 T7 E5 G
    0 Y0 K3 e! f. q  A

. X* Z; @) v1 @# C$ J6 h1 ]7 \0 AM1 M2 像這樣畫嗎?

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