請問layout後的電流

bernie820

您好

- l( o2 W( b  _, N6 [# |7 v6 i我設計完一顆opa(cascode_opa)
9 F! A5 W7 q! s# J. Hpre_sim時，輸入端上方的主電流是40uA
差動端電流各20uA
0 ^5 W$ J' O+ m4 Z: h6 L
但是pro_sim後的主電流卻變只剩10uA
差動端只有2.5uA
9 R5 ^  G! J6 d
7 i* K5 `& T8 p2 B請問這是layout上的問題嗎?
3 ?( V: R1 a% @5 a; O; kpo一張部份圖請教各位!

: Q' T$ R& p( x+ U2 {- y: W7 `. Q下面是差動開關
/ T! K5 q" R8 _( O/ n上面中間是主動流源

liu.leon

你的METAL 有二層可以畫~~所以在上面一排SOURCE 端鋪METAL2 接POWER,要粗最好是MOS WIDTH 的一半
& U- V! H7 ^  C0 A4 R$ y" i
下面那一排MOS OUTPUT鋪METAL2輸出,一樣是MOS WIDTH 一半

試試看~~

930709

謝謝大家的分享!!小弟會虛心受教!!

930709

你的製成是什麼的阿?很不一樣ㄟ!!

spring30467

我也覺得power 太小 能不能鋪上一片VDD去跑post-sim

ONLYFLYSKY

回復 6# h2off0202


# b8 Q" V3 s" l) j    您的講法有誤點，
0 Z; ]& H, q" B, M2 ~
POLY不吃電，那意思是用POLY當電阻時也不吃電囉，那POLY電阻畫大畫小都沒有差囉。

POLY電阻是會吃電的。
. u; I: N7 ?- ~6 w5 `6 }
不吃電是指，當MOS元件在不導通時，SD間經過的電流受到GATE的控制而不會有所謂的能量的消耗，而對於大元件的MOSPOLY的阻值是有一定程度的傳導速度影響，要怎麻解決請照一般的COMMAND SENCE來解決。

吃電，這名詞，我的感覺並不是單指所謂的電流或電壓，而是能量，P=V*I。----->這基本電學有教。

ONLYFLYSKY

回復 4# bernie820

7 Q0 E6 S6 A- I8 F
    嗯，說真的，
該要圍的地方沒圍，\
6 U. z& ^; K7 E& v* z& o. K3 C' q重要的結點是否將電流供應量考慮進來，--->線經大小影響你的輸出/入電流，
' ]$ R4 a; ^4 G0 g& Z2 n7 x電源供應量是否足夠，
* v+ T/ d7 E3 m6 c4 U3 {
3 @3 G3 M  @9 d' h, w. S拿到的參考資料是多久之前的資料，
參考資料是否符合目前您所用的製程，
' S; X8 s7 D! \  U
對於目前使用的製程，所選用的材質參數是否有考慮進來。

  B, @2 n" p' _請再付上您的電路圖。

, L( @! e- D. D7 v% n- V0 [2 Y以上觀點，參考看看。

chone1205

Power 是否給足夠?Routing Metal Width 足夠嗎

bernie820

回復 8# shkao0201
8 @# Y4 Z3 U! w- t



; D3 i% v, I) B/ k, x' O9 Y* y    可是我現在的問題是layout後的電流變好小!

shkao0201

不Match  容易受製成變異影響

bernie820

抱歉剛英文打錯是driving 不是drivering

9 V* O6 q- |7 A! e6 A1 ^! c5 dRD給我的觀念
( g/ s; U& T4 W) W
4 f  m5 j" W1 F2 H4 t8 y->GATE不吃電
/ _* J" Z! H6 z2 g. E- th2off0202 發表於 2011-5-9 05:18 PM

% f* c4 H7 i+ x2 ]! X8 r" ~; E您好
) S: P1 C- l; _, s, [# f. ?
( G3 }" x6 U! }# {# B- x3 E所謂的不吃電是指不吃電流是吧?
這個我清楚

9 e, F' |* v$ f: R6 Q% V% _- a所以說再prosim時vdd就要加大來試嚕?
我試看看!
+ Q' L9 @! q9 ?6 E; K
目前正改架構
0 _3 t: F; e$ y9 `; J
謝謝您
/ I. t- `2 p6 b3 o7 i若有更新的想法也麻煩您

h2off0202

抱歉剛英文打錯是driving 不是drivering
# i. S  C6 g' W# d& J+ ?+ J# |
RD給我的觀念

6 D, d( U$ z& \. V->GATE不吃電

h2off0202

你好小弟不是RD,我認為LAYOUT影響的不大
0 ]6 \7 J$ ?" Z. F* E不過看一下LAYOUT我覺得可以把GUARD RING上端處加粗畢竟從MOS的角度來看若是希望MOS DRIVERING能力夠強,則會加大他的WIDTH
但是光加大MOS,但源頭不夠粗相對IR DROP則也會比較大,若還是沒差很多看你LAYOUT並沒有其他會影響結果很大處

* P2 K1 M: ]' ?! ]以上是小弟的淺見,若沒幫助還請見諒

bernie820

那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。 ...
ONLYFLYSKY 發表於 2011-5-6 06:37 PM

. u, b( O1 A' e: Y8 j9 y

( G. ?/ `/ [: q# Q/ z
/ q: V% w1 N) F
您好
2 z3 N! Z  q/ f% e$ a4 @5 F
一開始沒有注意到我用到poly連

但後來我把gate端的地方改用metal連接，可是好像沒有比較好耶!
* H! V$ i  k2 z5 v( a' u結果是一樣的~

7 P7 U6 P+ j  l, S可以給個建議嗎?(應該不至於會差到這麼大)

而這種layout排法我是參考一本交大電資，所教導的佈局方法!

dendeicide

不知道你有沒有電路圖跟他的size

9 z, q4 x3 {6 D有的話可以貼起來，小弟實力還不夠，
7 W$ a: i) G( e5 g7 F9 x) |
需要電路圖跟他的size才可以做一些比對，謝謝。

ONLYFLYSKY

那RE LAYOUT吧，POLY當導線是可以，但是用在OP，，考量點會不同，還有蠻多可以改善的。