verilog 跑馬燈問題

lucky · 發表於 2012-7-19 13:42:35

請問各位大大：我跑以下程式出現了錯誤它說 near "always": syntax error , unexpected always , expecting ' : ' or ' ,  ' 我那裡有語法有錯，請大大為我解答謝謝!

module led_shift(clk,led);

input clk;

input reset;

output [7:0]led;

reg [3:0]rdd;

reg [7:0]led;

reg [2:0]cont

always@(posedge reset)

begin
cont=0;
end

always@(posedge clk)

begin

case(cont)

2'b000:begin
  led=8'b00000001;
  end
2'b001:begin
  led=8'b00000010;
  end
2'b010:begin
  led=8'b00000100;
  end
2'b011:begin
  led=8'b00001000;
  end
2'b100:begin
  led=8'b00010000;
  end
2'b101:begin
  led=8'b00100000;
  end
2'b110:begin
  led=8'b01000000;
  end
2'b111:begin
  led=8'b10000000;
  end

  endcase

  if(cont!=7)
   begin
   cont=cont+1;
   end
else
   begin
   cont=0;
   end
end
endmodule

card_4_girt · 發表於 2012-7-26 22:57:19

本帖最後由 card_4_girt 於 2012-7-26 11:24 PM 編輯

lucky大，感覺您的程式有些錯誤，在此我更正一下，您參考看看
首先關於您提到的Syntax錯誤，應該是您忘記把reg [2:0] cont後面加上";"所致
那個錯誤的意思是在always區塊附近少了分號 (對不同行或不同類型輸出入之分界)或逗號(對相同類型的輸出入分界)

module led_shift(clk,reset,led);//reset應該要加入input當會比較好，比較合理
input clk;
input reset;
output [7:0] led;
~~reg [3:0] rdd;~~ //rdd如果沒用到就不用設
reg [7:0] led;
reg [2:0] cont; //記得要加分號
always@(posedge clk) //同步計數程序宣告
  begin
   if (reset) cont = 0;
   else cont = cont + 1;
  end

always@(posedge clk)
  begin
   case(cont)
   3'b000 : led = 8'b00000001; //cont為3 bit register，不是2 bit，後面的也應一併更改
   3'b001 : led = 8'b00000010;
   3'b010 : led = 8'b00000100;
   3'b011 : led = 8'b00001000;
   3'b100 : led = 8'b00010000;
   3'b101 : led = 8'b00100000;
   3'b110 : led = 8'b01000000;
   3'b111 : led = 8'b10000000;
   default : led = 8'b00000000; //設default避免出現無法預期的值，使用case最好要有，以防萬一
   endcase
  end

endmodule

順便附上電路與模擬檔案
電路檔(led_shift.v)與模擬檔(test_led_shift.v):

模擬結果:
(這裡reset = 1超過1個clock週期[也可不要超過1個clock週期]，所以在2週期後才開始計數，reset = 0之後便每過一個clock週期就上數一次)

lucky · 發表於 2012-7-27 09:34:45

回復 2# card_4_girt

大大真的非常謝謝你的解答，我已解決，

不過請問大大，不知你有無用過vericomm 這套軟體，因為我用xilinx ise 合成之後再用vericomm 把程式嵌入FPGA 但它出現我的輸出沒有定義，可是我在Xilinx 中的Assign

Package pin 早把FPGA的接腳編號打上去了，可是在vericomm還是說我的led 沒有定義!這是為什麼?

其中FPGA有它FPGA 的LED接腳，我把它打上去對應我程式的LED，但卻還是說LED沒定義。

不知大大有無MSN可否給我讓跟您請教?

lucky · 發表於 2012-7-27 11:16:39

回復 2# card_4_girt

大大，我還有第二個問題，

我的程式在Xilinx ise 執行在implement Design 中的Place &Route 項目，出現警告，它說明如下
WARNING

hysDesignRules:367 - The signal <clk_IBUF> is incomplete. The signal
WARNING

hysDesignRules:367 - The signal <reset_IBUF> is incomplete. The signal
這些是怎麼回事能請大大幫我解答嗎? 謝謝您

card_4_girt · 發表於 2012-7-27 11:24:56

回復 3# lucky

抱歉我還沒用過這套軟體
沒辦法幫你什麼忙
你這種問題我還是第一次碰到
照理說沒宣告型別或輸出入埠才會有這樣的問題

lucky · 發表於 2012-7-27 11:26:34

回復 5# card_4_girt

大大：沒關係，真的很感謝了，非常謝謝您。

card_4_girt · 發表於 2012-7-27 11:46:38

本帖最後由 card_4_girt 於 2012-7-27 12:16 PM 編輯

回復 4# lucky

你的這個問題edaboard或Xilinx討論版有人提過
似乎是有些port出現loading的問題

可以參考:
http://forums.xilinx.com/t5/Spar ... question/td-p/44794 (沒有用到或合成時被刪除)
http://forums.xilinx.com/t5/Spar ... 01-clock/m-p/157910 (增加clock的delay time，讓週期變長)
http://forums.xilinx.com/t5/Hier ... s-design/m-p/202469 (每個always block用不同的clock signal來trigger)
或
http://www.edaboard.com/thread64628.html

lucky · 發表於 2012-8-21 09:26:10

回復 7# card_4_girt [/b
: [ x+ \+ Y0 z1 S7 J$ P1 D' @7 E, ~% f0 G, N' o
大大謝謝您的幫忙，問題已解決，感謝

wet0830 · 發表於 2012-10-1 16:38:19

我需要多一點的教學非常感恩

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