verilog 跑馬燈問題

lucky · 發表於 2012-7-19 13:42:35

請問各位大大：我跑以下程式出現了錯誤它說 near "always": syntax error , unexpected always , expecting ' : ' or ' ,  ' 我那裡有語法有錯，請大大為我解答謝謝!

module led_shift(clk,led);

input clk;

input reset;

output [7:0]led;

reg [3:0]rdd;

reg [7:0]led;

reg [2:0]cont

always@(posedge reset)

begin
cont=0;
end

always@(posedge clk)

begin

case(cont)

2'b000:begin
  led=8'b00000001;
  end
2'b001:begin
  led=8'b00000010;
  end
2'b010:begin
  led=8'b00000100;
  end
2'b011:begin
  led=8'b00001000;
  end
2'b100:begin
  led=8'b00010000;
  end
2'b101:begin
  led=8'b00100000;
  end
2'b110:begin
  led=8'b01000000;
  end
2'b111:begin
  led=8'b10000000;
  end

  endcase

  if(cont!=7)
   begin
   cont=cont+1;
   end
else
   begin
   cont=0;
   end
end
endmodule

lucky · 發表於 2012-7-27 09:34:45

回復 2# card_4_girt

大大真的非常謝謝你的解答，我已解決，

不過請問大大，不知你有無用過vericomm 這套軟體，因為我用xilinx ise 合成之後再用vericomm 把程式嵌入FPGA 但它出現我的輸出沒有定義，可是我在Xilinx 中的Assign

Package pin 早把FPGA的接腳編號打上去了，可是在vericomm還是說我的led 沒有定義!這是為什麼?

其中FPGA有它FPGA 的LED接腳，我把它打上去對應我程式的LED，但卻還是說LED沒定義。

不知大大有無MSN可否給我讓跟您請教?

lucky · 發表於 2012-7-27 11:16:39

回復 2# card_4_girt

大大，我還有第二個問題，

我的程式在Xilinx ise 執行在implement Design 中的Place &Route 項目，出現警告，它說明如下
WARNING

hysDesignRules:367 - The signal <clk_IBUF> is incomplete. The signal
WARNING

hysDesignRules:367 - The signal <reset_IBUF> is incomplete. The signal
這些是怎麼回事能請大大幫我解答嗎? 謝謝您

lucky · 發表於 2012-7-27 11:26:34

回復 5# card_4_girt

大大：沒關係，真的很感謝了，非常謝謝您。

lucky · 發表於 2012-8-21 09:26:10

回復 7# card_4_girt [/b! C# f0 I$ T: b3 D

( F1 }0 k/ Y/ n大大謝謝您的幫忙，問題已解決，感謝

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