有人用過vericomm跟xilinx ise嗎? 我有問題想請教請各位高手入內

lucky

各位大大，
　
2 P0 n+ \2 z1 `0 X% c" f1 L1 Z/ C　　　　問題一：
% N! h, Y$ O! |( ]+ w7 H5 u　　　　我在用xilinx ise合成時出現下面警告，這是什麼原因? 該怎麼解決呢?
) @% b2 p3 K7 Y& P* t5 P　　　　我的程式在Xilinx ise 執行 在implement Design 中的Place &Route 項目，出現警告，它說明如下
. @/ H, E) @0 K　　　　WARNINGhysDesignRules　:　367 - The signal <clk_IBUF> is incomplete. The signal
- I2 o; e# b1 O, ~: M5 v; n　　　　WARNINGhysDesignRules　:　367 - The signal <reset_IBUF> is incomplete. The signal
　　　　這些是怎麼回事能請大大幫我解答嗎? 謝謝您
8 x. Y! i! D( @0 Z* M
　　　　問題二：
* \9 M0 k, A4 ]+ d0 k2 \6 T　　　　　　
/ I$ z: Q9 A2 R/ G　　　　　因為我用xilinx ise 合成之後再用vericomm 把程式嵌入FPGA 但它出現我的輸出沒有定義，可是我在Xilinx 中的Assign

　　　　　Package pin 早把FPGA的接腳編號打上去了，可是在vericomm還是說我的led 沒有定義!這是為什麼?
% t' z5 C1 W8 H0 j! y
7 e# y! t3 \" ^　　　　　其中FPGA有它FPGA 的LED接腳，我把它打上去對應我程式的LED，但卻還是說LED沒定義。

sieg70

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