IC Layout外包需求

frankie0315

[好康相報] IC Layout外包

$ i  B2 d0 t2 i9 K& Q% \% D9 Pdear all ,
# \* h0 W8 I& B/ S$ N* H
/ M4 I7 e' p. a請問有誰有接ic layout外包案件 ,

7 R- P: x1 i5 U目前需求 2位駐場人員, 時間為 11月中至明年一月底.

需要進廠支援, 若是有相關的訊息煩請提供.

請各位幫幫忙

( v# o- q$ _) h7 ^4 Z; Lthanks

Frank

ranica

模拟版图工程师
公      司：A famous IC company
工作地点：苏州
$ H* l: a/ U  |8 c) u/ S  k
职位描述
工作岗位: 模块级模拟电路版图设计,包括物理验证.

+ l; p$ x) M: d职位要求:
1. 模拟IP版图的规划和版图实现. 理解原理图到版图的转换过程.
4 [( N" }8 G! m$ m( Q2. 熟练掌握物理验证,包括DRC/LVS/LPE/ANT等的检查原理和过程.
3 g$ j& X+ T- r2 S3. 能读懂和编写物理验证规则和检查教本
4. 有实际设计若干模拟IP和流片验证经验,
3 y/ C, a$ T+ L% h* P$ g5. 学历本科或以上
  w  D: V0 d' |& m6. 一年以上模拟版图设计经验

ranica

数字版图工程师
3 Q8 W% n1 p; ?5 c' ?公      司：A famous IC company
- P1 J$ [$ F' J, U/ x' |- X6 n工作地点：苏州
! n! ], V) ~1 c7 d
职位描述
工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.
4 E6 E7 Q2 H) G) r( V+ g
* r$ {7 n& I- s/ r! @% p职位要求:
1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
2. 有数模混合芯片物理集成经验.
! P8 ]1 |" {; D! j3 o  S3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
2 I* @* u) B, K; ~( O4 q, N4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
5. 积极主动,团结合作, 有独立解决问题的能力,
6. 学历本科或以上
8 p! ?! x( J0 p. T2 a1 t7. 两年后端工作经验

ranica

Senior Layout Engineer
公      司：A famous European IC company
工作地点：上海

Job description  
- layout of analog building blocks  
6 r4 w6 P  _: v, n) I2 G4 x* Y- place & route of digital circuits  
- floorplan and toplevel layout  
6 T9 {: }  x  N9 u/ Y9 B- bond sheet assembly  
, z3 y* D# n* V$ i- layout verification and finishing  
4 f; {, D0 D2 p2 |+ k) ?- coach junior engineers  
7 [. {( @/ v* N! m
Required knowledge competencies and attributes  
: a& {$ y% ^' z5 ~9 k1 d) w- master or bachelor degree in microelectronics  
; s+ A* X5 T0 `- > 5ys experience in IC layout  
  j2 f6 X7 J9 V: ^- good understanding of semiconductor physics  
- experience in full layout flow  
6 n- I& P+ B- n$ c6 ~5 J" D- experience with Cadence/Mentor based tool chain  
+ i# X6 _) _6 V- very good communication skills  
- flexibility and good capacity for team work  
8 [% J2 h; v" M  V7 w$ ~' }- foreign languages: English, German (not a must)

ranica

FAE
( j" X5 p  r/ s  u6 T公      司：NO.321-A Semiconductor Company
工作地点：厦门

岗位职责：
1、协助市场部参与芯片的定义、评估和市场推广
" y- n5 u1 _; c8 c9 j2、负责客户方案的设计、demo 板的设计及生产
3、解决客户反馈的各种技术问题
4、重要客户的项目设计及协助电源产品的生产
5、代理商的 FAE 培训及管理
6、完成销售部申请的 Demo 板
5 q) W8 h: y; b: D
任职要求：
; M' o: A1 T0 Y6 ^7 o) l/ n7 l1、大专及以上学历，计算机及电子、通讯等相关专业毕业
2、在开关电源领域2年以上工作经验
3、扎实的电路理论基础，能熟练应用电路知识设计各种电源方案
4、能熟练应用Layout、电路仿真等相关的计算机软件
5 l7 N# y1 p3 u$ P. C5、较强的电路调测经验和动手能力，能熟练使用各种常用的电子仪器
6、具有良好的沟通能力和团队合作精神

sophiew

模拟版图工程师
9 ?& J0 \2 B; Q2 i/ S# _公      司：A famous IC company
工作地点：苏州

职位描述
: g! L( x/ k1 @2 a2 B工作岗位: 模块级模拟电路版图设计,包括物理验证.

职位要求:
) F6 f1 M3 w: N! Z$ K  k1. 模拟IP版图的规划和版图实现. 理解原理图到版图的转换过程.
2. 熟练掌握物理验证,包括DRC/LVS/LPE/ANT等的检查原理和过程.
3. 能读懂和编写物理验证规则和检查教本
4. 有实际设计若干模拟IP和流片验证经验,
5. 学历本科或以上
6. 一年以上模拟版图设计经验

sophiew

数字版图工程师
公      司：A famous IC company
1 @; M6 l# i2 f: J6 t% X: {工作地点：苏州
5 N* t9 g! ~- E4 m3 ?
职位描述
工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.
3 q: j1 W& y; O+ r7 _) ~( d3 F
/ D, g& L% t% Z1 `8 n% Y2 i职位要求:
/ M" }% R9 h/ N* x2 p& }1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
2. 有数模混合芯片物理集成经验.
: Q8 m# J; N: A0 k/ ]3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
8 ^" R! r" Y9 |8 W& L0 l# u4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
5. 积极主动,团结合作, 有独立解决问题的能力,
6. 学历本科或以上
) E& T, u) n2 e, W9 @8 A7. 两年后端工作经验

jcase

【專案詳細】       

讓接案方清楚了解專案內容可篩選出更合適的人才、大幅提升成交率；建議您依照下列格式詳細填寫！
. M! y  z7 a* _% V
$ K+ Y3 k( R. N1.工作內容：發包電熱片溫度感測電路，需含電路設計，電路圖繪製，零件選購與Sample PCB製作
2.配合時間：2014/5/1 ~2014/5/30
. B) s5 g7 d, U$ u3.配合地點：以台北縣市為主，因方便討論
4.專案預算：依接案方報價
6 r/ }& e# e) U3 G# l, h5.注意事項：       
8 Z3 L9 C0 g3 M1 b3 a% }& `
【所需專長】        熟悉繪製電路板，並需洗板子與將Sample PCB製作

l690527

去過的
1 ^* l2 c" U7 i: M' ?! M* H, Z  K
4 t1 Q& D; }& ]7 V; k% g詰鎧科技
細拓科技
) }0 D$ m; w  o' m  u3 ]" n摩爾科技
雷X......

ranica

Sr. Layout Engineer /Staff Layout Engineer

公      司：one famous IC company
工作地点：上海

Job Requirements:  
-Work with circuit designers to build physical design floor-plan;  
+ l" O; B4 U% a0 h5 ~0 G' q-Complete the physical layout design with the constraints of circuit design requirements;  
-Verify the physical layout design to meet both circuit design requirements and process requirements;  
-Use the advanced technologies to improve layout design quality and efficiency.  

Qualifications:  
* \/ E* E, P( o1 p5 d/ b+ F-College degree (or above) in Electrical Engineering or other related engineering field;  
' y9 E" `# X! H' ~-At least 4 years experience in layout design field with rich tapeout experience;  
-Good understanding of basic electronic principles dealing with circuit and layout design;  
0 H2 b% I) I! Y- ]2 i& y-Familiar with IC layout methodologies, flows and CAD tools such as Cadence virtuoso layout, Caliber physical verification;
* O0 `3 W, \2 j' Z0 Y; ]. I' `-Prefer experienced in PLL and IO design  
-Patient, A good team player, Good communication skills;  
# J* Q- u9 _" p7 ?1 r4 c-Can communicate with both written and spoken English.

jcase

1.根據數位電路結構和所用基本邏輯單元的特性，類比分析電路的邏輯功能、延遲特性以及電路中是否存在冒險競爭情況等。
2 b4 y3 q3 H0 R0 C# E6 D% W2.根據電路拓撲結構和電路中所用的元器件參數，類比分析該電路的直流、交流和瞬態等各種特性，並進行靈敏度分析、成品率類比和最壞情況分析等特殊類型的分析。
! b, s) y# Y+ N/ o6 p3.設計某些特定類型的電路
/ M  u) b! E, k' V! N7 c9 v# ^4.自動佈局佈線功能
5.對繪出的電路圖進行電連接規則核對總和各種統計報表生成等
' ]4 i+ N9 f) H, Y; o6.將多種型號的器件符號及特性參數值存放在資料庫中，並可擴展資料庫內容，添加新的器件符號
8 M) i- V3 a* g5 K, J
/ s' R$ E4 F# N8 B* l% l/ r% d
4 z1 F; N' D4 J8 y合作面議。能者與意者請email研發簡歷與chip123聯絡。