IC Layout外包需求

frankie0315

[好康相報] IC Layout外包
9 @$ E! e+ m+ P9 k
dear all ,
: Z' A% }. o; f  E
請問有誰有接ic layout外包案件 ,
! X7 Z% x. J: i3 O9 k. @
( K3 V4 t5 |+ V目前需求 2位駐場人員, 時間為 11月中至明年一月底.
+ t6 Z( S" B0 X0 j6 w% u# i
' s  C9 N- ?, V/ H7 B* M( a9 s- q需要進廠支援, 若是有相關的訊息煩請提供.

8 {  ]$ s, t, q4 }% t7 V請各位幫幫忙
5 x0 w8 N' V' w7 N9 y
thanks
7 e* V& A3 m4 E" N' B9 r! z
  F" c9 i. Q# ^" T. B& t2 K- ?Frank

ranica

模拟版图工程师
* T) z% I1 ?, Z% |4 d9 z公      司：A famous IC company
工作地点：苏州
3 k7 Z. ], m. I! B) H1 e
9 ^3 A: p. Q% v6 o: z& y/ T职位描述
, a* k1 D3 ?' O- c9 z工作岗位: 模块级模拟电路版图设计,包括物理验证.

) B# h) I1 m! b9 ]( j1 ?职位要求:
1. 模拟IP版图的规划和版图实现. 理解原理图到版图的转换过程.
2. 熟练掌握物理验证,包括DRC/LVS/LPE/ANT等的检查原理和过程.
. b: [, p4 P0 `  H3. 能读懂和编写物理验证规则和检查教本
4. 有实际设计若干模拟IP和流片验证经验,
+ S3 ^( d( T, P. {8 z$ i1 X5. 学历本科或以上
6. 一年以上模拟版图设计经验

ranica

数字版图工程师
; l0 i$ S: ?1 M/ F7 o公      司：A famous IC company
工作地点：苏州
0 ~( k) p0 O- r# B
4 H1 ^4 X8 X' Y) d职位描述
* Z4 ~$ S7 Q# s4 K工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.

, x: u3 X1 g; R* a; ~, v职位要求:
: A. w$ O. y9 t1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
5 R: }* ~4 }' H/ U8 Q( P# h% S2. 有数模混合芯片物理集成经验.
3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
. g, O$ o4 a- q* [: [( V% c4 q5. 积极主动,团结合作, 有独立解决问题的能力,
, w: z% T- H# u- u' G  K+ G; _6. 学历本科或以上
6 V+ s/ b" g! y$ i1 l+ Q2 W8 M7. 两年后端工作经验

ranica

Senior Layout Engineer
公      司：A famous European IC company
, S2 a$ F- c' T8 x- S6 y工作地点：上海

Job description  
- layout of analog building blocks  
$ s8 K7 a: [7 X  [9 z" U- place & route of digital circuits  
4 E' I) P1 m& _- ^3 S- floorplan and toplevel layout  
- bond sheet assembly  
( b# Q  x/ R. Q" x; I% x3 U; o- layout verification and finishing  
) Y7 y+ c) N) r. Q3 J8 ~* s- coach junior engineers  
0 l7 M" L3 S2 k: D- I
Required knowledge competencies and attributes  
- master or bachelor degree in microelectronics  
- > 5ys experience in IC layout  
" B% T+ I! N* h) |- good understanding of semiconductor physics  
( V7 I% [+ o% v* f- experience in full layout flow  
- experience with Cadence/Mentor based tool chain  
, B9 V' b5 S+ O9 J9 Z, n- very good communication skills  
1 ?) O4 p0 Q: M- flexibility and good capacity for team work  
% {" C4 T% r$ a) C- foreign languages: English, German (not a must)

ranica

FAE
3 g" @7 Z+ U/ u# i; C3 o+ L5 O公      司：NO.321-A Semiconductor Company
工作地点：厦门

8 [# O/ i7 V4 B$ Q- F岗位职责：
/ }( L7 V- Y, M) P" |! S& Y6 ~1、协助市场部参与芯片的定义、评估和市场推广
2、负责客户方案的设计、demo 板的设计及生产
3、解决客户反馈的各种技术问题
4、重要客户的项目设计及协助电源产品的生产
3 A. Z, j8 i0 F1 y9 ^0 Z9 g5、代理商的 FAE 培训及管理
( V, |: n9 f/ L$ a/ N6 N: N: e5 h* d7 w6、完成销售部申请的 Demo 板
6 U) X  c* J4 N5 P
任职要求：
0 Y6 s3 Z0 I! `. F- }8 z1、大专及以上学历，计算机及电子、通讯等相关专业毕业
2、在开关电源领域2年以上工作经验
3、扎实的电路理论基础，能熟练应用电路知识设计各种电源方案
: @. D$ ]; d/ |, J* L. U0 {" V9 t2 |4、能熟练应用Layout、电路仿真等相关的计算机软件
5、较强的电路调测经验和动手能力，能熟练使用各种常用的电子仪器
6、具有良好的沟通能力和团队合作精神

sophiew

模拟版图工程师
8 j8 O& `2 x$ z9 w2 |) O公      司：A famous IC company
5 t% I1 ^3 `! W1 r工作地点：苏州

/ y( o/ s, l8 c# Y7 _2 G3 W) M职位描述
( q4 L. p: B( W1 c4 u工作岗位: 模块级模拟电路版图设计,包括物理验证.
: m( a; K' Q' ^0 X4 G
' X1 e% |8 a) k" y/ K5 A/ k3 ]职位要求:
& M/ z1 _. A7 T9 ]3 K7 t1. 模拟IP版图的规划和版图实现. 理解原理图到版图的转换过程.
# ]: l' S0 K/ Z" G2. 熟练掌握物理验证,包括DRC/LVS/LPE/ANT等的检查原理和过程.
8 E& t) B7 |  Z3. 能读懂和编写物理验证规则和检查教本
0 Y% I( ~0 g! N, R4. 有实际设计若干模拟IP和流片验证经验,
1 m+ \# A2 O* d/ O  m5. 学历本科或以上
6. 一年以上模拟版图设计经验

sophiew

数字版图工程师
. l1 }, I5 y( |; Y$ O/ J公      司：A famous IC company
( G( E7 b5 ?( f# e工作地点：苏州
% [' S  j5 f; N& R+ q; x
& [5 x: K5 `+ j9 U6 h8 D职位描述
工作岗位: 芯片级后端设计,包括与前端工程师配合完成布局布线,时序收敛,物理验证和完成流片.
& Y: X! ]0 R, o
9 h: t( ?3 D6 p% Y职位要求:
1. 深刻理解数字后端流程,如 芯片全局规划,时钟树,布局布线,信号完整性,时序收敛,物理验证,以及流片过程.
3 o6 J+ T! i  |" I- e$ {2. 有数模混合芯片物理集成经验.
5 i) j% \' M$ F% E3 j3. 有低功耗设计经验,使用过UPF和MMMC流程设计.
4. 作为负责人设计过深亚微米(65nm或以下)芯片级设计,并有成功流片经历.
5 q7 E, k5 E' h1 z$ Y; Y5. 积极主动,团结合作, 有独立解决问题的能力,
4 s. f( L2 V; Y7 G- O6. 学历本科或以上
7. 两年后端工作经验

jcase

【專案詳細】       

讓接案方清楚了解專案內容可篩選出更合適的人才、大幅提升成交率；建議您依照下列格式詳細填寫！

1.工作內容：發包電熱片溫度感測電路，需含電路設計，電路圖繪製，零件選購與Sample PCB製作
" }3 s! u  M6 v" _- w; ?& E3 ^2.配合時間：2014/5/1 ~2014/5/30
7 a- s/ K! E+ ?) t2 O8 `$ u2 f3.配合地點：以台北縣市為主，因方便討論
4.專案預算：依接案方報價
5.注意事項：       

2 S+ N5 q/ f" g5 ]0 G! V# M; J【所需專長】        熟悉繪製電路板，並需洗板子與將Sample PCB製作

l690527

去過的

* V  Y, j( ?! K0 b  Y詰鎧科技
1 I  @/ k* N, ~細拓科技
& H) k& J9 j3 K' C摩爾科技
雷X......

ranica

Sr. Layout Engineer /Staff Layout Engineer

公      司：one famous IC company
5 s8 g% J5 d" G. e& j' E( |# x+ A# p工作地点：上海

Job Requirements:  
; v+ m/ a9 N" j+ C1 \-Work with circuit designers to build physical design floor-plan;  
-Complete the physical layout design with the constraints of circuit design requirements;  
. `5 T8 L' n& R  u-Verify the physical layout design to meet both circuit design requirements and process requirements;  
-Use the advanced technologies to improve layout design quality and efficiency.  
2 _0 y* }3 |' H9 V/ ^+ p# Y
0 L* g7 G; y# S9 k0 iQualifications:  
  J9 _: ]; M/ c! r9 W: P. |-College degree (or above) in Electrical Engineering or other related engineering field;  
3 {+ E/ h' \) d# J) ?( ]' R/ g0 h& h-At least 4 years experience in layout design field with rich tapeout experience;  
$ j0 B7 G/ R9 Y-Good understanding of basic electronic principles dealing with circuit and layout design;  
! @3 y! ~3 w# D: e0 d-Familiar with IC layout methodologies, flows and CAD tools such as Cadence virtuoso layout, Caliber physical verification;
-Prefer experienced in PLL and IO design  
0 n  M+ F* l7 i) z! d. `4 t6 y-Patient, A good team player, Good communication skills;  
' z4 ?& x+ ^  K) J$ ]6 \* F. o-Can communicate with both written and spoken English.

jcase

1.根據數位電路結構和所用基本邏輯單元的特性，類比分析電路的邏輯功能、延遲特性以及電路中是否存在冒險競爭情況等。
! C. A5 O9 c. y' e4 `2 D, H2.根據電路拓撲結構和電路中所用的元器件參數，類比分析該電路的直流、交流和瞬態等各種特性，並進行靈敏度分析、成品率類比和最壞情況分析等特殊類型的分析。
/ h/ I) M# v& z7 B& o3.設計某些特定類型的電路
9 @& B3 o8 j, v" `7 P! x4.自動佈局佈線功能
; a/ ~6 Z! O- F1 q9 q5.對繪出的電路圖進行電連接規則核對總和各種統計報表生成等
3 O" \+ n3 L7 w8 p2 |6.將多種型號的器件符號及特性參數值存放在資料庫中，並可擴展資料庫內容，添加新的器件符號

, Y$ n  r+ G: h4 @7 N) M
合作面議。能者與意者請email研發簡歷與chip123聯絡。