M0 M3 M4 Soft IP Cores For Sale

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├─AT420-DA-03001-r2p0-00rel0
│  └─docs
, q  v7 Z* X) c( g7 _. v. H │          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
' h3 p$ r3 w: \0 K' J3 F* \ ├─AT420-DC-02008-r2p0-00rel0
# k( q* w8 F' m/ G: x  Q+ o │  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
2 m3 o' s$ x) X4 q4 b. s6 L │         
├─AT420-DC-13001-r2p0-00rel0
6 x1 A) H5 \4 D& h6 q4 [ │  └─docs

│  │  │          CM3CodeMux.v
; [% \, k& |& u. X! J( v/ J* E │  │  │          CM3flashmux.v
│  │  │          CM3ROMTable.v
│  │  │          CortexM3Integration.v
( Y% @/ r% @( k1 v# h8 z │  │  │         
6 Y8 y1 k% L1 P$ g+ x │  │  ├─dapswjdp
+ ~) J- I9 y$ l4 ]- Z │  │  │  │  README_DAPSWJDP
! z2 w/ m/ c6 c  _/ ?+ d │  │  │  │  
│  │  │  └─verilog
│  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
│  │  │          DAPDpApbSync.v
; |* o7 j2 I3 W+ ~$ ~, v" @, U │  │  │          DAPDpClamp0.v
/ H& L! ]  Y5 n9 L, N6 c3 U │  │  │          DAPDpEnSync.v
# D/ b+ q+ e: U. d7 S. C0 W5 G │  │  │          DAPDpIMux.v
│  │  │          DAPDpSync.v
4 j$ G1 Y2 e6 p$ y: y1 n5 Y0 I │  │  │          DAPJtagDpDefs.v
: ]% q9 c1 Q% E* S1 E  A1 A6 G │  │  │          DAPJtagDpProtocol.v
( Y- F+ k  X( ?/ R │  │  │          DAPSwDpApbIf.v
│  │  │          DAPSwDpDefs.v
- B5 m: g! j4 \/ e │  │  │          DAPSwDpProtocol.v
1 a$ D2 C4 c; |& Z. j% o  i0 v │  │  │          DAPSwDpSync.v
. [0 R1 t/ c; T2 G2 @: F0 J' P │  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
│  │  │          DAPSwjWatcher.v
7 U6 `0 O, \  B6 g; [, s │  │  │         
│  │  ├─models
  L) v0 l- }5 \7 F& W& q- O3 f │  │  │  └─cells
│  │  │          CM3ClkGate.v
; O4 ?, a7 m' V1 k0 X( f3 x) v │  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
# @5 l! Z; u- X# H$ X1 `- ]' J │  │  │         
; g, Y- K' L" e, f3 a │  │  └─tbench
│  │      └─verilog
6 P+ K8 E/ x# N6 M% [ │  │              AhbToApb.v
/ }  w/ Z$ x) n6 v6 \) L │  │              AtbLogger.v
│  │              BusMatrix.v
6 g7 k! I7 M% X; d) x9 M0 O │  │              ClkReset.v
( J5 j1 a; Y; ?1 z$ N2 q8 Y │  │              CM3BusComparator.v

, d5 w- ?5 Y- m) S% w0 P' N
2 O: q# |4 p: a6 `% M% `6 C9 | │      │  │  exclude_list.sc_waitstate

             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
8 e6 B9 `: r# M4 {6 E) T             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
             │      │  
1 @; Y3 t2 N$ N) [% N: Z& ~3 N/ a             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
             │              cells_1.geo
             │              cells_1.pwr
( B4 ^, ]$ B( |0 V6 o: l3 z$ u             │              index.cli
             │              README.TXT
             │              rulesets
             │              VERSION.TXT
5 c8 T& M' g6 Q/ o' G- ~             │              vias_1.geo
/ e' ]+ e) O. }1 b; s             │              
             └─tsmc
                 └─t-n90-lo-sp-002-f1_1_6a_20060914
- b) D0 m. Y# j  f: W- m. c                     └─6X2Z
, R- m' ?. m% u/ n- P                             corner.defs

+ Q2 p* V- \1 ^' R7 T├─integration_kit
│  ├─logical
│  │  ├─cm0ikmcu
│  │  │  └─verilog
1 a1 l9 Z0 P2 H0 `6 P │  │  └─tbench
│  │      └─verilog
8 B$ r% k$ @% T; _' }. O7 [ │  └─validation
│      ├─glogs
│      ├─logs
, h6 K' g; g# _6 F  v │      ├─mdk
│      ├─srpg
  w/ o2 d2 I- c  v/ C' _ │      ├─tests
│      │  └─CMSIS
5 U* C* T9 B8 d3 W+ o │      │      └─Core
│      │          ├─CM0
( U4 Q- R, R" Y  z │      │          └─Documentation
│      └─vectors
├─ipxact
8 r: A  X; i, ]- H! ^ │  ├─busdefs
0 w7 I! Y; b8 a  F* l │  │  ├─amba.com
│  │  │  └─AMBA3
( x2 x8 e6 U# D8 R4 _$ y+ Q) A │  │  └─arm.com
4 D# b! R1 @5 E# P* N" \( x" v7 } │  │      ├─CoreSight
│  │      ├─Cortex-M0
, w5 G; z' Q  M% D8 I* S3 W( q5 s │  │      └─CortexMCores
& `4 @2 t) I3 W) ]% u. v- y* |! R- d │  ├─channels
│  │  └─arm.com
  }% e2 @; t& [1 `3 I. R% n6 C │  │      └─Cortex-M0
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│  └─components
0 Y6 N9 b7 d; K* }- E/ t. p │      └─arm.com
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